| 主权项 |
1.一种积体电路封装,包含:a.一第一积体电路晶片,含有衆多之主动半导体装置,该第一积体电路晶片具有一长度L1.一宽度W1.一顶平面表面且具有面积A1等于L1W1.及一底平面表面且具有面积A1,b.一第一互接电路,设于该第一积体电路晶片之该顶平面表面上,c.一第二积体电路晶片,系由该第一晶片支承,该第二积体电路晶片含有衆多之主动半导体装置及具有一长度L2.一宽度W2.一顶平面表面且具有面积A2等于L2W2.及一底平面表面且具有面积A2,且A2<A1,d.衆多结合装置,用以结合该第二积体电路晶片之该底平面表面至该第一积体电路晶片之该顶平面表面,且留下一空间于该第二积体电路晶片之该底平面表面与该第一积体电路晶片之该顶平面表面之间,及e.一第二互接电路,设于该第二积体电路晶片之底平面表面上。2.如申请专利范围第1项之积体电路封装,其中该衆多结合装置亦将该第一互接电路上之至少一位置以电气式互接于该第二互接电路上之至少一位置。3.如申请专利范围第2项之积体电路封装,包括衆多路程于各该第一与第二互接电路中,及其中在该第一互接电路中之至少一些路程系电气式连接于该衆多结合装置之其中二者,且在该第二互接电路中之至少一些路程系电气式连接于该衆多结合装置之其中二者。4.如申请专利范围第2项之积体电路封装,其中该衆多结合装置包含焊块。5.如申请专利范围第3项之积体电路封装,其中在该第一互接电路中之一第一路程系电气式连接于一第一焊块,该第一焊块则电气式连接于该第二互接电路中之一第一路程,该第二互接电路中之该第一路程系电气式连接于一第二焊块,及该第二焊块系电气式连接于该第一互接电路中之一第二路程。6.如申请专利范围第5项之积体电路封装,进一步包括一第三路程设于该第一互接电路中,系沿该第一积体电路晶片之该顶平面表面且沿一第一方向延伸,及其中在该第二互接电路中之该第一路程系在沿该第二积体电路晶片之该底平面表面之一第二方向中延伸,及进一步其中当自一垂直于该平面表面之方向视之时,该第一方向与该第二方向系相交。7.如申请专利范围第3项之积体电路封装,其中在该第二互接电路中之一第一路程系电气式连接于一第一焊块,该第一焊块则电气式连接于该第一互接电路中之一第一路程,该第一互接电路中之该第一路程系电气式连接于一第二焊块,及该第二焊块系电气式连接于该第二互接电路中之一第二路程。8.如申请专利范围第7项之积体电路封装,进一步包括一第三路程设于该第二互接电路中,系沿该第一积体电路晶片之该底平面表面且沿一第一方向延伸,及其中在该第一互接电路中之该第一路程系在沿该第一积体电路晶片之该顶平面表面之一第二方向中延伸,及进一步其中当自一垂直于该平面表面之方向视之时,该第一方向与该第二方向系相交。9.如申请专利范围第4项之积体电路封装,另包括下方凸块金属于该焊块与该第一、二互接电路之间。10.如申请专利范围第9项之积体电路封装,其中下方凸块金属包含一层铬及一层铜。11.如申请专利范围第10项之积体电路封装,其中该第一与第二互接电路包含铝。12.如申请专利范围第3项之积体电路封装,其中该第一积体电路晶片支承至少二积体电路晶片。13.一种积体电路封装,包含:a.一第一积体电路晶片,含有衆多之主动半导体装置,该第一积体电路晶片具有一长度L1.一宽度W1.一顶平面表面且具有面积A1等于L1W1.及一底平面表面且具有面积A1,b.一第一互接电路,设于该第一积体电路晶片之该顶平面表面上,c.一第二积体电路晶片,系由该第一晶片支承,该第二积体电路晶片含有衆多之主动半导体装置及具有一长度L2.一宽度W2.一顶平面表面且具有面积A2等于L2W2.及一底平面表面且具有面积A2,且A2<A1,d.一第三积体电路晶片,系由该第一晶片支承,该第三积体电路晶片含有衆多之主动半导体装置及具有一长度L3.一宽度W3.一顶平面表面且具有面积A3等于L3W3.及一底平面表面且具有面积A3,且A3<A1,及A2+A3<A1,L2+L3<L1,及W2+W3<W1,e.衆多结合装置,用以结合该第二、三积体电路晶片之该底平面表面至该第一积体电路晶片之该顶平面表面,且留下一空间于该第二、三积体电路晶片之该底平面表面与该第一积体电路晶片之该顶平面表面之间,f.一第二互接电路,设于该第二积体电路晶片之底平面表面上,及g.一第三互接电路,设于该第二积体电路晶片之底平面表面上。14.如申请专利范围第13项之积体电路封装,其中该衆多结合装置之至少一者亦将该第一互接电路上之至少一位置以电气式连接于该第二互接电路上之至少一位置。15.如申请专利范围第14项之积体电路封装,其中该衆多结合装置之至少一者亦将该第一互接电路上之至少一位置以电气式连接于该第三互接电路上之至少一位置。16.如申请专利范围第15项之积体电路封装,包括衆多之路程于各该第一、第二及第三互接电路中,及其中在该第一、第二及第三互接电路中之至少一些路程系电气式连接于该衆多结合装置之其中二者。17.如申请专利范围第16项之积体电路封装,其中该衆多结合装置包含焊块。18.如申请专利范围第16项之积体电路封装,其中在该第一互接电路中之一第一路程系电气式连接于一第一焊块,该第一焊块则电气式连接于该第二互接电路中之一第一路程,该第二互接电路中之该第一路程系电气式连接于一第二焊块,及该第二焊块系电气式连接于该第一至接电路中之一第二路程,该第一互接电路中之该第二路程以电气式连接于一第三焊块,及该第三焊块系电气式连接于该第三互接电路中之一第一路程。19.如申请专利范围第18项之积体电路封装,进一步包括一第三路程设于该第一互接电路中,系沿该第一积体电路晶片之该顶平面表面且沿一第一方向延伸,及其中在该第二互接电路中之该第一路程系在沿该第二积体电路晶片之该底平面表面之一第二方向中延伸,及进一步其中当自一垂直于该平面表面之方向视之时,该第一方向与该第二方向系相交。20.如申请专利范围第16项之积体电路封装,其中在该第二互接电路中之一第一路程系电气式连接于一第一焊块,该第一焊块则电气式连接于该第一互接电路中之一第一路程,该第一互接电路中之该第一路程系电气式连接于一第二焊块,及该第二焊块系电气式连接于该第三互接电路中之一第一路程。图式简单说明:第一图系一典型晶片叠晶片互接组合之代表简示图;第二图系一典型晶片叠晶片互接组合之平面图;第三图系一典型晶片叠晶片总成中一部份互接之简示图;第四图系一晶片叠晶片总成中二层互接组合之简示图;第五图系比较于第三图、第四图之示意图,揭示本发明之单一高度互接电路;第六图系第五图所示单一高度互接组合一部份之平面图;第七图系一示意图,说明实施于本发明单一高度互接电路中之多数交叉;第八图系构成本发明一典型配置部份之〝错误〞互接示意图;及第九图系二枚垒上一枚式晶片叠晶片封装之简示图,揭示通过其中一顶晶片之互接路径,以利连接其他顶晶片至支承晶片〝错误〞侧上之一位置。 |
