| 主权项 |
1. 一种半导体记忆装置,其具备:闸极电极,由介隔着闸极绝缘膜设于半导体基板表面之活性区上之半导体层及导电层所构成;渠沟,设置成可于该闸极电极中自对准地贯通至半导体基板内;埋入数位线,由与形成于该渠沟表面之该半导体基板为相反导电型之扩散层所构成;第1绝缘膜,可覆盖该渠沟表面及构成该闸极电极之半导体层侧面之至少一部分;第2绝缘膜,埋入于该渠沟并具高回流性;及字元线,使该半导体基板表面对沟渠成直交,于该活性区上成为该闸极电极,而于该渠沟上则成为配线层。2. 如申请专利范围第1项之半导体记忆装置,其中,该渠沟之形状为推拔状。3. 如申请专利范围第1项之半导体记忆装置,其中,该第1绝缘膜之蚀刻速度小于该第2绝缘膜。4.如申请专利范围第1项之半导体记忆装置,其中,该半导体层为多结晶矽膜或非晶质矽膜。5. 如申请专利范围第1项之半导体记忆装置,其中,该导电层系由高融点金属材料所构成。6. 如申请专利范围第1项之半导体记忆装置,其中,该导电层系由多结晶矽膜或非晶质矽膜所构成。7. 一种半导体记忆装置之制造方法,其具备:于半导体基板表面上介隔着闸极绝缘膜而形成半导体层之制程;于形成为可夹持活性区之部分之埋入位线区域中,形成可贯通至该半导体基板内之渠沟之制程;于该半导体基板之至少该渠沟表面,导入与该半导体基板为相反导电型之杂质之制程;于该半导体基板上,沈积第1绝缘膜之制程;以高回流性之第2绝缘膜,埋入形成有该第1绝缘膜之渠沟,使半导体基板表面平坦化之制程;以该半导体层表面为基准,除去该第1及第2绝缘膜,而使该第1及第2绝缘膜残存于该沟渠内之制程;于该半导体基板上,形成导电层之制程;及除去该导电层及该半导体层之一部分,使该半导体基板表面对沟渠成直交,形成于该活性区上成为该闸极电极,而于该渠沟上则成为配线层之字元线之制程。8. 如申请专利范围第7项之半导体记忆装置之制造方法,其中,该渠沟之形状为推拔状。9. 如申请专利范围第7或8项之半导体记忆装置之制造方法,其中,该渠沟系以于该半导体层上图案化之光阻膜做为遮罩所形成。10. 如申请专利范围第7或8项之半导体记忆装置之制造方法,其中,该渠沟系为:于该半导体层上沈积不同于该第1及第2绝缘膜之第3绝缘膜,对该第3绝缘膜进行图案化,再以其做为遮罩而形成。11. 如申请专利范围第7项之半导体记忆装置之制造方法,其中,该第1绝缘膜之蚀刻速度小于该第2绝缘膜。12. 如申请专利范围第7项之半导体记忆装置之制造方法,其中,于该半导体基板之至少该渠沟表面,导入与该半导体基板为相反导电型之杂质之制程,系藉由倾斜旋转植入方式而进行。13. 如申请专利范围第9项之半导体记忆装置之制造方法,其中,该形成渠沟之制程可以于该半导体层上图案化之光阻膜做为遮罩进行,且于对该半导体基板导入与半导体基板为相反导电型之杂质之制程中,对该半导体基板亦导入该杂质。14. 如申请专利范围第7项之半导体记忆装置之制造方法,其中,该半导体层系为多结晶矽膜或非晶质矽膜。15. 如申请专利范围第7项之半导体记忆装置之制造方法,其中,于形成该半导体层时,导入与该半导体基板为相反导电型之杂质。16. 如申请专利范围第7项之半导体记忆装置之制造方法,其中,该导电层系由高融点金属材料所构成。17. 如申请专利范围第7项之半导体记忆装置之制造方法,其中,该导电层系由多结晶矽膜或非晶质矽膜所构成。 |
