| 主权项 |
1.一种在半导体底材上制造具有低电阻之导电结构的方法,该方法至少包括下列步骤:形成介电层于该半导体底材上;蚀刻该介电层以形成开口于该介电层上,其中该开口用以曝露出该半导体底材之上表面;形成导电结构于该开口中;且移除部份该介电层以增加曝露于该介电层上表面之该导电结构其表面积,且该导电结构之上表面至少高于该介电层上表面约700埃。2.如申请专利范围第1项之方法,其中上述之介电层由氧化矽所构成。3.如申请专利范围第1项之方法,其中上述之介电层由氮化矽所构成。4.如申请专利范围第1项之方法,其中上述之介电层由硼磷矽玻璃所构成。5.如申请专利范围第1项之方法,其中上述之导电结构为导电插塞(plug)。6.如申请专利范围第1项之方法,其中上述之导电结构之材料可选择铝、钛、钨、铜、金、铂、合金、多晶矽或其任意组合。7.如申请专利范围第1项之方法,其中上述之导电结构为介电层间连线(via)。8.如申请专利范围第1项之方法,其中上述移除部份该介电层之步骤是使用化学机械研磨法来进行。9.如申请专利范围第1项之方法,其中移除部份该介电层之程序可增加该导电结构之上表面面积,并降低该导电结构之上表面电阻値。10.如申请专利范围第1项之方法,其中在移除部份该介电层后,残余之介电层具有厚度约3000埃至4500埃。11.如申请专利范围第1项之方法,其中在移除部份该介电层后,该导电结构具有圆顶形(dome-shaped)之上表面。12.一种在半导体底材上制造具有低电阻之导电插塞的方法,该方法至少包括下列步骤:形成介电层于该半导体底材上;蚀刻该介电层以形成接触孔于该介电层上,其中该接触孔用以曝露出该半导体底材之上表面;形成导电插塞于该接触孔中;且进行移除程序以移除部份该介电层且形成具有圆顶形(dome-shaped)上表面之导电插塞,其中该圆顶形上表面高于该介电层之上表面。13.如申请专利范围第12项之方法,其中上述之介电层由氧化矽所构成。14.如申请专利范围第12项之方法,其中上述之介电层由氮化矽所构成。15.如申请专利范围第12项之方法,其中上述之介电层由硼磷矽玻璃所构成。16.如申请专利范围第12项之方法,其中上述导电插塞之材料可选择铝、钛、钨、铜、金、铂、合金、多晶矽或其任意组合。17.如申请专利范围第12项之方法,其中上述之导电插塞为介电层间连线(via)。18.如申请专利范围第12项之方法,其中上述移除部份该介电层之步骤是使用化学机械研磨法来进行。19.如申请专利范围第12项之方法,其中移除部份该介电层之程序可增加该导电插塞之上表面面积,并降低该导电插塞之上表面电阻値。20.如申请专利范围第12项之方法,其中在移除部份该介电层后,残余之介电层具有厚度约3000埃至4500埃。21.如申请专利范围第12项之方法,其中上述导电插塞之圆顶形上表面至少高于该介电层之上表面约700埃。22.一种在半导体底材上制造具有低电阻之导电插塞的方法,该方法至少包括下列步骤:形成介电层于该半导体底材上;蚀刻该介电层以形成接触孔于该介电层上,其中该接触孔用以曝露出该半导体底材之上表面;形成导电层于该介电层上且填充于该接触孔中;移除部份导电层至抵达该介电层上表面为止;且移除部份该介电层以形成具有圆顶形(dome-shaped)上表面之导电层,且该导电层之圆顶形上表面高于该介电层之上表面。23.如申请专利范围第22项之方法,其中上述导电层之材料可选择铝、钛、钨、铜、金、铂、合金、多晶矽或其任意组合。24.如申请专利范围第22项之方法,其中上述移除部份该导电层之步骤是使用化学机械研磨法来进行。25.如申请专利范围第22项之方法,其中上述移除部份该介电层之步骤是使用化学机械研磨法来进行。26.如申请专利范围第22项之方法,其中移除部份该介电层之程序可增加该导电插塞之上表面面积,并降低该导电插塞之上表面电阻値。27.如申请专利范围第22项之方法,其中在移除部份该介电层后,残余之介电层具有厚度约3000埃至4500埃。28.如申请专利范围第22项之方法,其中上述导电插塞之圆顶形上表面高于该介电层之上表面至少约700埃。图式简单说明:第一图为半导体晶片之截面图,显示根据传统技术在半导体底材上形成导电结构之步骤;第二图为半导体晶片之截面图,显示根据本发明在介电层上定义出接触孔之步骤;第三图为半导体晶片之截面图,显示根据本发明在半导体底材上形成导电层之步骤;第四图为半导体晶片之截面图,显示根据本发明在半导体底材上形成导电结构之步骤;及第五图为一数据图,显示根据本发明所形成的导电插塞与传统技术所形成的导电插塞其电阻値之比较。 |
