| 主权项 |
1. 一中点电压维持电路,连接至一记忆体的相关联之读取滙流排线,此电路包含:一提升驱动器(31;51;71;81) 和一下拉驱动器(32;52;72;82),其在高电压端和低电压端之间以串联方式连接,位于该驱动器之间的一电路节点被连接至滙流排线 (14),该等驱动器具有实质上相等的临界电压;及控制电路(33-39;53-59;73-77;83),其响应于中点电压控制脉冲,用以由位于该滙流排线的电压来决定该驱动器的其中之一被导通,使当该滙流排线达到该高电压和低电压之间的中点电压位准时该驱动器自动地关闭。2. 如申请专利范围第1项的中点电压维持电路,其中该等控制电路(33-39;53-59;73-77)系配置成使得在彼此互斥的时间段内依照该滙流排线先前建立的电压来导通该驱动器的其中之一。3. 如申请专利范围第2项的中点电压维持电路,其中该控制电路包含:一开关(36,37;56,57),响应于该中点电压控制脉冲,以建立至该滙流排线的一路径;一闩锁电路(38,39;58,59),其连接至该开关,用于储存从该滙流排线经由已建立的路径所提供的电压;及一逻辑闸电路(33,34,35;53,54,55),其响应于该中点电压控制脉冲,用以依该闩锁电路中所储存的电压而导通该驱动器的其中之一。4. 如申请专利范围第3项的中点电压维持电路,其中该逻辑闸电路包含:第一重合电路(33,34;53),其同时响应于中点电压控制脉冲的真値和该闩锁电路之被储存电压的真値,以驱动该提升驱动器(31;51 );及第二重合电路(35;54,55),其同时响应于中点电压控制脉冲的互补値和该闩锁电路的被储存的电压之互补値,以驱动该下拉驱动器。5. 如申请专利范围第1项的中点电压维持电路,尚包含第一双载子电晶体放大器(61,62),其连接于该提升驱动器(31)和该滙流排线之间;及第二双载子电晶体放大器 (63,64),其连接于该下拉驱动器 (32) 和其中之一个该端子之间。6. 如申请专利范围第5项的中点电压维持电路,其中各该第一和第二双载子电晶体放大器包含一Darlington放大器。7. 如申请专利范围第1项的中点电压维持电路,其中该控制电路包含:第一反向器(76),其第一临界电压低于该中点电压位准;及第二反向器(77),其第二临界电压高于该中点电压位准;各该反向器的输入连接至该滙流排线,俾于该滙流排线的电压达到该反向器的临界电压时改变状态;及一逻辑闸电路(73-75),其响应于该中点电压控制脉冲,用于依照来自该反向器的其中之一的电压输出来启动该驱动器的其中之一。8. 如申请专利范围第1项的中点电压维持电路,其中该提升驱动器 (31) 包含一n通道金属氧化物半导体电晶体,且该下拉驱动器 (32) 包含一p通道金属氧化物半导体电晶体,各该电晶体的临界电压实质上等于该中点电压位准。9. 如申请专利范围第1项的中点电压维持电路,其中该提升驱动器 (51;71 )包含一 p通道金属氧化物半导体电晶体;且该下拉驱动器(52;72)包含n通道金属氧化物半导体电晶体;各该电晶体的临界电压实质上等于该中点电压位准。10. 如申请专利范围第1项的中点电压维持电路,其中设置该控制电路(83),以响应于该中点电压控制脉冲同时顺向偏置该驱动器(81,82),且依照在该滙流排线目前所建立的电压来启动其中之一个顺向偏压驱动器。11. 如申请专利范围第10项的中点电压维持电路,其中该控制电路包含用于依中点电压控制脉冲的真位准来启动提升驱动器(81)之装置;及用于依中点电压控制脉冲之互补位准来启动下拉驱动器 (82)之一反向器(83)。12. 如申请专利范围第10项的中点电压维持电路,尚包含以第一二极体的顺向偏压方向 于该提升驱动器(81)和该滙流排线之间之第一二极体(84),及以第二二极体的顺向偏压方向连接于该滙流排线和该下拉驱动器(82)之间的第二二极体(85)。13. 如申请专利范围第10项的中点电压维持电路,其中该提升驱动器(81)包含一n通道金属氧化物半导体电晶体,且该下拉驱动器(82)包含一p通道金属氧化物半导体电晶体,各该电晶体的临界电压实质上等于该中点电压位准。14. 一记忆系统,包含:复数个感测放大器(13),连接至记忆单元阵列(10),用于依照以周期性的间隔从记忆单元阵列所读取的资料来驱动复数个读取滙流排线 (14);复数个中点电压维持电路(15A;15B),分别地与该读取滙流排线相连结;各该中点电压维持电路包含:一提升驱动器(31;51;71;81)和一下拉驱动器(32;52;72;82),其在高电压端和低电压端之间以串联方式连接,位于该驱动器之间的一电路节点被连接至相关联的滙流排线,该等驱动器具有实质上相等的临界电压;及控制电路(33-39;53-59;73-77;83),其响应于中点电压控制脉冲,用以藉由位于该滙流排线的电压来决定该驱动器的其中之一被导通,使在该滙流排线没有被该感测放大器驱动的期间当该滙流排线达到该高电压和低电压之间的中点电压位准时该驱动器自动地关闭。15.如申请专利范围第14项的记忆系统,其中设置该控制电路(33-39; 53-59; 73-77) 以使在彼此互斥的时间段内由该滙流排线先前建立的电压来导通该驱动器的其中之一。16. 如申请专利范围第15项的记忆系统,其中该控制电路包含:一开关(36,37;56,57),响应于该中点电压控制脉冲,以建立至该滙流排线的一路径;一闩锁电路(38,39;58,59),连接至该开关,用于储存从该滙流排线经由已建立的路径所提供的电压;及一逻辑闸电路(33,34,35;53,54,55),响应于该中点电压控制脉冲,用于依该闩锁电路中所储存的电压来导通该驱动器的其中之一。17. 如申请专利范围第16项之记忆系统,其中该逻辑闸电路包含:第一重合电路(33,34;53),其同时响应于中点电压控制脉冲的真値和该闩锁电路之被储存电压的真値,以驱动该提升驱动器(31;51 );及第二重合电路(35;54,55),其同时响应于中点电压控制脉冲的互补値和该闩锁电路的被储存的电压之互补値,以驱动该下拉驱动器。18. 如申请专利范围第14项之记忆系统,尚包含第一双载子电晶体放大器 (61,62),其连接于该提升驱动器(31)和该滙流排线之间;及第二双载子电晶体放大器(63,64),其连接于该下拉驱动器(32)和其中之一个该端子之间。l9. 如申请专利范围第18项之记忆系统,其中各该第一和第二双载子电晶体放大器包含一Darlington 放大器。20. 如申请专利范围第14项之记忆系统,其中该控制电路包含:第一反向器(76),其第一临界电压低于该中点电压位准;及第二反向器(77),其第二临界电压高于该中点电压位准;各该反向器的输入连接至该滙流排线,以当在该滙流排线的电压达到该反向器的临界电压时改变状态;及一逻辑闸电路(73-75),其响应于该中点电压控制脉冲,用于依照来自该反向器的其中之一的电压输出来启动该驱动器的其中之一。21. 如申请专利范围第14项之记忆系统,其中该提升驱动器 (31)包含一n通道金属氧化物半导体电晶体,且该下拉驱动器 (32) 包含一p通道金属氧化物半导体电晶体,各该电晶体的临界电压实质上等于该中点电压位准。22. 如申请专利范围第14项之记忆系统,其中该提升驱动器 (51;71 )包含一 p通道金属氧化物半导体电晶体;且该下拉驱动器(52;72)包含n通道金属氧化物半导体电晶体;各该电晶体的临界电压实质上等于该中点电压位准。23. 如申请专利范围第14项之记忆系统,其中设置该控制电路(83),以响应于该中点电压控制脉冲同时顺向偏置该驱动器(81,82),且依照在该滙流排线目前所建立的电压来启动其中之一个顺向偏压驱动器。24. 如申请专利范围第23项之记忆系统,其中该控制电路包含用于依中点电压控制脉冲的真位准来启动提升驱动器(81)之装置;及用于依中点电压控制脉冲之互补位准来启动下拉驱动器(82)之一反向器(83)。25. 如申请专利范围第23项之记忆系统,尚包含以第一二极体的顺向偏压方向连接于该提升驱动器(81)和该滙流排线之间之第一二极体(84),及以第二二极体的顺向偏压方向连接于该滙流排线和该下拉驱动器(82)之间的第二二极体(85)。26. 如申请专利范围第23项之记忆系统,其中该提升驱动器(81)包含一n通道金属氧化物半导体电晶体,且该下拉驱动器(82)包含一p通道金属氧化物半导体电晶体,各该电晶体的临界电压实质上等于该中点电压位准。 |
