METHOD AND ARRANGEMENT FOR VERIFYING THE LAYOUT OF AN INTEGRATED CIRCUIT WITH THE AID OF A COMPUTER AND USE THEREOF IN THE PRODUCTION OF AN INTEGRATED CIRCUIT

摘要

Zur Verifikation eines Layouts einer integrierten Schaltung mit Hilfe eines Rechners wird für ein oder mehrere selektierte Verdrahtungsnetze (21), die in dem Layout enthalten sind, die Kapazität bezüglich anderer Verdrahtungsnetze, die in dem Layout enthalten sind, dadurch berechnet, dass ein Filterpolygon (22) bestimmt wird, das der Form des selektierten Verdrahtungsnetzes (21) entspricht, wobei die Abmessungen des Filterpolygons (22) gegenüber den Abmessungen der selektierten Verdrahtungsnetze (21) um eine vorgebbare Weite vergrössert sind, dass die Anteile (24) der anderen Verdrahtungsnetze bestimmt werden, die mit dem Filterpolygon (22) überlappen und dass die Kapazität zwischen den selektierten Verdrahtungsnetzen (21) und den Anteilen (24) der anderen Verdrahtungsnetze, die mit dem Filterpolygon überlappen, bestimmt wird. Zur Verarbeitung grosser Datenmengen ist es dabei vorteilhaft, das Filterpolygon (22) in Partitionierungzellen (23) einer vorgegebenen Maximalabmessung zu zerlegen, für die dann die Kapazität zwischen den selektierten Verdrahtungsnetzen (21) und den Anteilen (24) der anderen Verdrahtungsnetze, die mit der jeweiligen Partitionierungszelle (23) überlappen, berechnet wird.