积体电路中制作氧化矽/氮化矽之复层交替结构的方法

摘要

本发明系揭露一种积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法，可应用于E2PROM、快闪记忆体或电容器中之介电层制作，本发明系采取仅于同一机台中以一步骤升、降温方式，在升温之后进行介电层复层结构之沈积反应，制作出氧化层/氦化矽/氧化矽之三层结构，或氧化层/氮化矽/氧化矽/氮化矽之四层结构后再进行降温步骤，如此可减少制程时间成本并增加产能(throughput)，并降低制程环境所造成晶片的污染。

主权项

1.一种积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,系包括:(a)提供一已完成前段制程的基板,将所述之基板置入反应器(chamber)中升温;(b)沈积氧化矽(SiO2)层于基板上;(c)使用钝性气体用以洁净(purge)所述反应器;(d)沈积氮化矽(Si3N4)层于所述氧化矽层之上;(e)使用钝性气体用以洁净(purge)所述反应器;(f)将所述反应器降温,并取出基板。2.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中步骤(e)之后,可重复步骤(b)-(c),再进行步骤(f)以形成三层之氧化矽(SiO2)/氮化矽(Si3N4)[O/N/O]复层交替结构。3.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中步骤(e)之后,可重复步骤(b)-(e),再进行步骤(f)以形成四层之氧化矽(SiO2)/氮化矽(Si3N4)[O/N/O/N]复层交替结构。4.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,所述之反应器系使用低压化学气相沈积法(low pressure chemical vapordeposition; LPCVD)反应器。5.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述之沈积氧化矽层之反应气体系使用一氧化二氮(N2O)及二氯化矽烷(SiH2Cl2)。6.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述沈积氧化矽之反应温度介于750至850℃之间。7.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述沈积氧化矽之反应压力介于0.1至1 torr之间。8.如申请专利范围第5项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述之一氧化二氮(N2O)气体流速介于20至400 sccm之间。9.如申请专利范围第5项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述之二氯化矽烷(SiH2Cl2)气体流速介于20至200 sccm之间。10.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述之沈积氮化矽层其反应气体系使用氨气(NH3)及二氯化矽烷(SiH2Cl2)。11.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述沈积氮化矽之反应温度介于600至750℃之间。12.如申请专利范围第1项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述沈积氮化矽之反应压力介于0.1至1 torr之间。13.如申请专利范围第10项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述之氨气(NH3)气体流速介于10至200 sccm之间。14.如申请专利范围第10项所述积体电路中制作氧化矽(SiO2)/氮化矽(Si3N4)之复层交替结构的方法,其中所述之二氯化矽烷(SiH2Cl2)气体流速介于10至200 sccm之间。15.一种积体电路中制作氮化矽(Si3N4)/氮化矽(SiO2)之复层交替结构的方法,系包括:(a)提供一已完成前段制程的基板,将所述之基板置入同一反应器(chamber)中升温;(b)沈积氮化矽(Si3N4)层于基板上;(c)使用钝性气体用以洁净(purge)所述反应器;(d)沈积氧化矽(SiO2)层于所述氧化矽层之上;(e)使用钝性气体用以洁净(purge)所述反应器;(f)将所述反应器降温,并取出基板。16.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中步骤(e)之后,可重复步骤(b)-(c),再进行步骤(f)以形成三层之氮化矽(Si3N4)/氧化矽(SiO2)[N/O/N]复层交替结构。17.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中步骤(e)之后,可重复步骤(b)-(e),再进行步骤(f)以形成四层之氮化矽(Si3N4)/氧化矽(SiO2)[N/O/N/O]复层交替结构。18.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,所述之反应器系使用低压化学气相沈积法(low pressure chemical vapordeposition; LPCVD)反应器。19.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述之沈积氧化矽层之反应气体系使用一氧化二氮(N2O)及二氯化矽烷(SiH2Cl2)。20.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述沈积氧化矽之反应温度介于750至850℃之间。21.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述沈积氧化矽之反应压力介于0.1至1 torr之间。22.如申请专利范围第19项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述之一氧化二氮(N2O)气体流速介于10至200 sccm之间。23.如申请专利范围第19项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述之二氯化矽烷(SiH2Cl2)气体流速介于10至200 sccm之间。24.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述之沈积氮化矽层其反应气体系使用氨气(NH3)及二氯化矽烷(SiH2Cl2)。25.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述沈积氮化矽之反应温度介于600至750℃之间。26.如申请专利范围第15项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述沈积氮化矽之反应压力介于0.1至1 torr之间。27.如申请专利范围第24项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述之氨气(NH3)气体流速介于10至200 sccm之间。28.如申请专利范围第24项所述积体电路中制作氮化矽(Si3N4)/氧化矽(SiO2)之复层交替结构的方法,其中所述之二氯化矽烷(SiH2Cl2)气体流速介于10至200 sccm之间。图式简单说明:第一图为习知制程中制作介电层复层结构[氧化层/氮化矽/氧化矽(ONO)]之制程流程示意图。第二图为本发明制作介电层复层结构[氧化层/氮化矽/氧化矽(ONO)]之制程流程示意图。第三图A-第三图C为本发明实施例中分离式快闪记忆体(split flash memory)之闸极的制程剖面示意图。