| 主权项 |
1.一种于驱动记忆体中读出放大器之方法,该记忆体装置具有被安排成大量的阵列区块的大量记忆体元件以及大量的读出放大器库,大量的阵列区块被安排成库,且在大量阵列区块中的每个区块都位在对应的一对邻近的读出放大器库之间,本方法的特征是:大量的记忆体元件中的每个记忆体元件,接收一个对应到记忆体元件的位址,该记忆体元件位在大量的阵列区块中的第一个阵列区块;以一解码线路以产生对应记忆体元件位址的时序讯号;以位在大量的阵列区块中的第二个阵列区块里面的第一条仿制的字元线来传导此时序讯号,该第二个阵列区块和第一个阵列区块并不相同;为了反应此时序讯号,驱动大量的读出放大器库中的第一个读出放大器库。2.如申请专利范围第1项所述之驱动记忆体中读出放大器之方法,其中在大量的阵列区块中至少有一个阵列区块包含两条仿制的字元线。3.如申请专利范围第1项所述之驱动记忆体中读出放大器之方法,其中和大量的读出放大器库中的所有的其他读出放大器库相比,该第一个读出放大器库最靠近该记忆体元件。4.如申请专利范围第1项所述之驱动记忆体中读出放大器之方法,其中当该第一个阵列区块并没有在阵列区块库的末端时,该第二个阵列区块邻近该第一个读出放大器库。5.如申请专利范围第1项所述之驱动记忆体中读出放大器之方法,其中当该第一个阵列区块在阵列区块库的末端时,该第二个阵列区块并没有邻近该第一个读出放大器库。6.如申请专利范围第5项所述之驱动记忆体中读出放大器之方法,其中在该第二个阵列区块中的该第一条仿制的字元线也被用来传导一个第二个时序讯号给位在该第一个和该第二个阵列区块之间的第二个读出放大器库,该第二个时序讯号被产生以反应一个在大量的记忆体元件中的一个不同的记忆体元件的位址。7.如申请专利范围第5项所述之驱动记忆体中读出放大器之方法,其中一条连接线被用来耦合该第一条仿制的字元线和该第一个读出放大器库,此连接线具有比该第一条仿制的字元线的电阻系数还小的电阻系数。8.如申请专利范围第7项所述之驱动记忆体中读出放大器之方法,其中更包含了:视第一个时序讯号而定,利用一个读取时序控制线路来提供给第一个读出放大器库至少一个读出放大器时序讯号。9.如申请专利范围第8项所述之驱动记忆体中读出放大器之方法,其中更包含了:在读取时序控制线路接收一反应第一个位址所产生的允许讯号;此读取时序控制线路提供至少一个读出放大器时序讯号,视第一个时序讯号和允许讯号而定。10.如申请专利范围第8项所述之驱动记忆体中读出放大器之方法,其中该读取时序控制线路耦合在连间线以及该第一条仿制的字元线之间。11.一种驱动记忆体装置中读出放大器之装置,该记忆体装置中具有被安排成大量的阵列区块的大量记忆体元件以及大量的读出放大器库,大量的阵列区块被安排成库,且在大量阵列区块中的每个区块都位在对应的一对邻近的读出放大器库之间,每个记忆体元件都有一个位址,本装置包含了:大量的仿制的字元线,大量的阵列区块中的每个阵列区块都至少具有大量的仿制的字元线中的一条仿制的字元线;大量的记忆体元件中的每个记忆体元件,其具有可以接收一个位址并且产生一个第一个时序讯号之功能,该位址对应到该记忆体元件,该记忆体元件位在大量的阵列区块中的第一个阵列区块,该时序讯号透过一位在大量的阵列区块中的第二个阵列区块里面的仿制的字元线传导,该第二个阵列区块和该第一个阵列区并不一样;一个可以驱动大量的读出放大器库中的第一个读出放大器库装置,可以视该第一个时序讯号来驱动。12.如申请专利范围第11项所述之驱动记忆体装置中读出放大器之装置,其中在大量的阵列区块中至少有一个阵列区块包含两条仿制的字元线。13.如申请专利范围第11项所述之驱动记忆体装置中读出放大器之装置,其中和大量的读出放大器库中的所有的其他读出放大器库相比,该第一个读出放大器库最靠近该记忆体元件。14.如申请专利范围第11项所述之驱动记忆体装置中读出放大器之装置,其中当该第一个阵列区块并没有在阵列区块库的末端时,该第二个阵列区块邻近该第一个读出放大器库。15.如申请专利范围第11项所述之驱动记忆体装置中读出放大器之装置,其中当该第一个阵列区块在阵列区块库的末端时,该第二个阵列区块并没有邻近该第一个读出放大器库。16.如申请专利范围第15项所述之驱动记忆体装置中读出放大器之装置,其中在该第二个阵列区块中的该条仿制的字元线也被用来传导一个第二个时序讯号给位在该第一个和该第二个阵列区块之间的第二个读出放大器库,该第二个时序讯号被产生以反应一个在大量的记忆体元件中的一个不同的记忆体元件的位址。17.如申请专利范围第15项所述之驱动记忆体装置中读出放大器之装置,其中更包含一连接线,该条连接线被用来耦合该第二个阵列区块中的该条仿制的字元线以利驱动使用,此连接线具有比在该第二个阵列区块中的该条仿制的字元线的电阻系数还小的电阻系数。18.如申请专利范围第17项所述之驱动记忆体装置中读出放大器之装置,其中驱动的方式被设计为视第一个时序讯号的逻辑位准而定,以提供给第一个读出放大器库至少一个读出放大器时序讯号。19.如申请专利范围第18项所述之驱动记忆体装置中读出放大器之装置,其中驱动的方式更被设计为接收一因反应记忆体元件位址而产生的允许讯号;该驱动的方式提供至少一个读出放大器时序讯号,视第一个时序讯号和允许讯号而定。20.如申请专利范围第18项所述之驱动记忆体装置中读出放大器之装置,其中该读取时序控制线路包含一个可程式化延迟线路。21.一种驱动于一记忆体装置中的读出放大器的电路,此记忆体装置具有被安排成大量的阵列区块的大量记忆体元件以及大量的读出放大器库;大量的阵列区块被安排成库,且在大量阵列区块中的每个区块都位在对应的一对邻近的读出放大器库之间,每个记忆体元件都有一个位址,本装置包含了:大量的仿制的字元线,大量的阵列区块中的每个阵列区块都至少具有大量的仿制的字元线中的一条仿制的字元线;大量的记忆体元件中的每个记忆体元件,具有一个逻辑线路耦合以接收一个解码过的位址讯号,该解码过的位址讯号对应到一个记忆体元件的位址,该记忆体元件位在大量的阵列区块中的第一个阵列区块,其中该逻辑线路被设计以产生第一个时序讯号以反应该被解码的位址讯号,该第一个时序讯号透过一位在大量的阵列区块中的第二个阵列区块里面的仿制的字元线传导,该第二个阵列区块和该第一个阵列区并不一样;大量的读出放大器库中的每个读出放大器库,一个读出放大器逻辑线路具有一个输出端耦合到对应的读出放大器库,并且具有第一个输入端耦合到该第二个阵列区块中的该条仿制的位元线,其中该读出放大器逻辑线路被设计成视该第一个时序讯号的逻辑位准而被驱动。22.如申请专利范围第21项所述之驱动于一记忆体装置中的读出放大器的电路,其中在大量的阵列区块中至少有一个阵列区块包含两条仿制的字元线。23.如申请专利范围第22项所述之驱动于一记忆体装置中的读出放大器的电路,其中该至少一个的阵列区块中的两条仿制的字元线位在该阵列区块的相对两侧。24.如申请专利范围第21项所述之驱动于一记忆体装置中的读出放大器的电路,其中在大量的读出放大器逻辑线路中至少有一个读出放大器逻辑线路具有第二个输入端耦合到一第三个阵列区块中的仿制的字元线,该第三个阵列区块和该第一个及该第二个阵列区块并不相同。25.如申请专利范围第21项所述之驱动于一记忆体装置中的读出放大器的电路,其中和大量的读出放大器库中的所有的其他读出放大器库相比,该第一个读出放大器库最靠近该记忆体元件。26.如申请专利范围第21项所述之驱动于一记忆体装置中的读出放大器的电路,其中当该第一个阵列区块并没有在阵列区块库的末端时,该第二个阵列区块邻近该第一个读出放大器库。27.如申请专利范围第21项所述之驱动于一记忆体装置中的读出放大器的电路,其中当该第一个阵列区块在阵列区块库的末端时,该第二个阵列区块并没有邻近该第一个读出放大器库。28.如申请专利范围第27项所述之驱动于一记忆体装置中的读出放大器的电路,其中在该第二个阵列区块中的该条仿制的字元线也被用来传导一个第二个时序讯号给位在该第一个和该第二个阵列区块之间的第二个读出放大器库,该第二个时序讯号被产生以反应一个在大量的记忆体元件中的一个不同的记忆体元件的位址。29.如申请专利范围第27项所述之驱动于一记忆体装置中的读出放大器的电路,其中更包含一连接线,该条连接线被用来耦合该第二个阵列区块中的该条仿制的字元线以利驱动使用,此连接线具有比在该第二个阵列区块中的该条仿制的字元线的电阻系数还小的电阻系数。30.如申请专利范围第29项所述之驱动于一记忆体装置中的读出放大器的电路,其中该读出放大器逻辑线路被设计为视第一个时序讯号的逻辑位准而定,以提供给第一个读出放大器库至少一个读出放大器时序讯号。31.如申请专利范围第30项所述之驱动于一记忆体装置中的读出放大器的电路,其中该读出放大器逻辑线路更被设计为接收一因反应记忆体元件位址而产生的允许讯号;此驱动的方式提供至少一个读出放大器时序讯号,视第一个时序讯号和允许讯号而定。32.如申请专利范围第30项所述之驱动于一记忆体装置中的读出放大器的电路,其中该读取时序控制线路包含一个可程式化延迟线路。图式简单说明:第一图系为一示范性的积体电路记忆体部分布局的简单区块图示。第二图系为一时序图,说明了在一积体电路记忆体里面,字元线的驱动以及对应的读出放大器的驱动之间的时序关系。第三图系为一简单的区块图,说明了传统结构利用一延迟区块来控制读出放大器驱动上的时序。第四图系为一简单的区块图,说明了另一个传统结构用仿制的字元线来控制读放大器驱动上的时序。第五图系为一简单的区块图,说明了本发明中具有增进的仿制的字元线结构的部分积体电路记忆体。第六图系为一结构图,说明了本发明的一种架构中的读取控制线路。 |
