| 主权项 |
1.一种经由通道写入/抹除之快闪记忆胞结构,形成在一具有一堆叠闸与一第一场氧化层的基底之中,该经由通道写入/抹除之快闪记忆胞结构包括:一第一型离子掺杂区,系位于该第一场氧化层与该堆叠闸之间,做为汲极;一浅第二型离子掺杂区,该浅第二型离子掺杂区系形位于该第一型离子掺杂区的旁边,且位于该堆叠闸下方;以及一深第二型离子掺杂区,该深第二型离子掺杂区系位于该第一型离子掺杂区之下方,一边与该第一场氧化层连接,另一边与该浅第二型离子掺杂区连接,用以做为一井。2.如申请专利范围第1项所述之结构,其中该深第二型离子掺杂区之掺杂深度远大于该浅第二型离子掺杂区。3.如申请专利范围第1项所述之结构,其中该深第二型离子掺杂区与该浅第二型离子掺杂区系掺杂相同离子。4.如申请专利范围第1项所述之结构,其中该结构更可包括一源极掺杂区,该源极掺杂区可掺杂在该浅第二型离子掺杂区的旁边,做为快闪记忆胞之源极。5.如申请专利范围第4项所述之结构,其中该结构更包括一第二场氧化层与一第一型离子通道阻绝层,该第二场氧化层与该第一型离子通道阻绝层,系位于该源极掺杂区与该浅第二型离子掺杂区之间,而且该第一型离子通道阻绝层系位于该场氧化层之下方。6.如申请专利范围第1项所述之结构,其中该第一型离子掺杂区与该源极掺杂区系掺杂磷等之第五族元素。7.如申请专利范围第1项所述之结构,其中该浅第二型离子掺杂区与该深第二型离子掺杂区系掺杂硼等之第三族元素。8.如申请专利范围第1项所述之结构,其中该第一型离子掺杂区与该深第二型离子掺杂区系以一电性短路连接一起。9.如申请专利范围第8项所述之结构,其中该电性短路系以一金属接触贯穿该第一型离子掺杂区与该深第二型离子掺杂区间之接面。10.如申请专利范围第8项所述之结构,其中该电性短路系以一金属接触系将暴露出的该第一型离子掺杂区与该深第二型离子掺杂区连接一起。11.一种经由通道写入/抹除之快闪记忆胞制造方法,用以制造一快闪记忆胞,该制造方法包括:形成一浅第一型离子掺杂区;形成一第二型离子掺杂区,于该浅第一型离子掺杂区之一侧,作为该快闪记忆胞之汲极;以及于该第二型离子掺杂区下,形成一深第一型离子掺杂区,作为该快闪记忆胞之一第一型井,该深第一型离子掺杂区的深度系远大于该浅第一型离子掺杂区。12.如申请专利范围第11项所述之制造方法,更包括形成一场氧化层与一通道阻绝层于该第二型离子掺杂区之一侧,且该通道阻绝层系形成于该场氧化层之下方。13.如申请专利范围第11项所述之制造方法,更包括在该浅第一型离子掺杂区之另一侧上方,形成该快闪记忆胞之控制闸与浮置闸。14.如申请专利范围第11项所述之制造方法,更包括形成一金属接触,使该第二型离子掺杂区与该第一型井形成一短路连接。15.如申请专利范围第11项所述之制造方法,其中该短路连接系以该金属接触贯穿该第二型离子掺杂区与该第一型井之接面。16.如申请专利范围第11项所述之制造方法,其中该短路连接系将该第二型离子掺杂区与该第一型井裸露于外的部分,以该金属接触连接。17.如申请专利范围第11项所述之制造方法,其中该浅与该深第一型离子掺杂区为一P型离子掺杂区,且该第二型离子为一N型离子掺杂区。18.如申请专利范围第17项所述之制造方法,其中该P型离子掺杂区,系为硼等之第三族元素之P型离子。19.如申请专利范围第18项所述之制造方法,其中该N型离子掺杂区系为磷等之第五族元素之N型离子。20.一种经由通道写入/抹除之快闪记忆胞制造方法,用一制造一快闪记忆胞,该制造方法包括:定义一主动区;形成一第一第二型离子掺杂区;形成一场氧化层,位于该第一第二型离子掺杂区上方;形成一浅第一型离子掺杂区,位于该场氧化层之间;形成一第二第二型离子掺杂区,位于该浅第一型离子掺杂区之一侧,作为该快闪记忆胞之汲极;形成该快闪记忆胞之控制闸与浮置闸,位于该浅第一型离子掺杂区之另一侧上方;以及形成一深第一型离子掺杂区,位于该第二第二型离子掺杂区下,作为该快闪记忆胞之一第一型井。21.如申请专利范围第20项所述之制造方法,其中该主动区系由一氮化矽层加以定义,并在形成该浅第一型离子掺杂区之前,去除该氮化矽层。22.如申请专利范围第20项所述之制造方法,更包括形成一金属接触,使该第二第二型离子掺杂区与该第一型井形成一短路连接。23.如申请专利范围第20项所述之制造方法,其中该短路连接系以该金属接触贯穿该第二第二型离子掺杂区与该第一型井之接面。24.如申请专利范围第20项所述之制造方法,其中该短路连接系将该第二第二型离子掺杂区与该第一型井裸露于外的部分,以该金属接触连接。25.如申请专利范围第20项所述之制造方法,其中该深第一型离子掺杂区的深度远大于该浅第一型离子掺杂区。26.如申请专利范围第20项所述之制造方法,其中该浅与该深第一型离子掺杂区为一P型离子掺杂区,且该第一与该第二第二型离子掺杂区为一N型离子掺杂区。27.如申请专利范围第26项所述之制造方法,其中该P型离子掺杂区,系掺杂硼等之第三族元素之P型离子。28.如申请专利范围第26项所述之制造方法,其中该N型离子掺杂区,系掺杂磷等之第五族元素之N型离子。29.一种经由通道写入/抹除之快闪记忆胞之操作方法,用以在一快闪记忆胞上,该快闪记忆胞之控制闸、源极与汲极分别施一字元线电压、一源极线电压与一位元线电压,该位元线电压并与该快闪记忆胞之P型井短路耦接一起,该操作方法包括:执行一抹除操作时,于该字元线电压系一高准位电压,该源极施一准位相对低于该字元线电压之该源极线电压,该位元线电压保持悬浮状态;执行一编码操作时,该字元线电压系一低准位电压,该位元线电压系一准位相对高于该字元线电压之电压,该源极保持悬浮状态;以及执行一读取操作时,施加该字元线电压于该字元线上,该源极电压系一相对低于该字元线电压之电压,该位元线电压之准位系相对低于该源极线电压。30.如申请专利范围第29项所述之方法,其中该快闪记忆胞系NOR型快闪记忆胞。31.如申请专利范围第29项所述之方法,其中执行该抹除操作时,该字元线电压与该源极线电压之操作范围可分别为18-10V与0--8V。32.如申请专利范围第29项所述之方法,其中执行该编码操作时,该字元线电压与该位元线电压可分别为-10V与8V。33.如申请专利范围第29项所述之方法,其中执行该读取操作时,该字元线电压、该源极线电压与该位元线电压之操作范围可分别为3-5V、0-2V与-2-0V。图式简单说明:第一图A与第一图B绘示习知快闪记忆胞之结构图与操作示意图;第一图C绘示习知快闪记忆胞结构的上视图;第二图A绘示依照本发明之快闪记忆胞结构图;第二图B到第二图D分别绘示三种依照本发明快闪记忆胞结构之源极构造图;第二图E绘示本发明之快闪记忆胞结构的上视图;第三图A到第三图B分别绘示两种依照本发明快闪记忆胞结构之位元线金属接触构造图;第四图A到第四图E依序绘示依照本发明之快闪记忆胞结构的相对应之制造方法之一较佳实施例的图;以及第五图绘示依照本发明之快闪记忆胞结构的相对应操作方法之较佳实施例的图。 |
