| 主权项 |
1.一种记忆体存取控制装置,耦接至一CPU及一记忆体,该CPU经记忆体存取控制装置存取该记忆体之资料,该记忆体存取控制装置包括:一CPU界面电路,耦接至该CPU,用以接受该CPU送出之一存取要求,并根据该存取要求送出一内部存取要求,当该CPU送出之该存取要求为一读取要求时,该CPU界面电路亦根据该读取要求送出对应之一内部读取要求,当该CPU于送出该读取要求之后,送出对应该读取要求之一L1写回信号时,则该CPU界面电路送出对应该读取要求之一停止信号;以及一记忆体控制电路,耦接至该CPU界面电路及该记忆体,用以根据该CPU界面电路送来之存取信号存取该记忆体之资料,当接收到该停止信号时,该记忆体控制电路放弃已读取之资料,并将该CPU送出之一写回资料写回该记忆体。2.如申请专利范围第1项所述之记忆体存取控制装置,其中该记忆体系一同步动态随机存取记忆体(Synchronous Dynamic Random Access Memory,简称SDRAM)。3.如申请专利范围第1项所述之记忆体存取控制装置,其中该CPU于送出该读取信号之后经一预定时间之后方送出对应之该L1写回信号。4.如申请专利范围第1项所述之记忆体存取控制装置,其中该CPU于送出该口写回信号之后,经一预定时间送出该写回资料。5.如申请专利范围第1项所述之记忆体存取控制装置,其中该CPU界面电路于该记忆体控制电路送出资料时,方根据该L1写回信号送出对应之该停止信号。6.一台于记忆体存取控制方法,适用于一CPU存取一记忆体之控制,该记忆体控制方法包括下列步骤:接收到该CPU之一读取要求;送出一内部读取要求;以及当该CPU送出对应该读取要求之一L1写回信号时,送出一停止信号。7.如申请专利范围第6项所述之记忆体存取控制方法,其中该CPU于送出该L1写回信号之后,经一预定时间送出一写回资料。8.如申请专利范围第7项所述之记忆体存取控制方法,更包括下列步骤:提供一记忆体控制电路,用以接受该内部读取要求及该停止信号并根据该内部读取要求及该停止信号控制该记忆体;该记忆体控制电路接收到该内部读取要求,由该记忆体读取所需之资料;以及当该记忆体控制电路接收到该停止信号,则放弃已读取之资料,并将该写回资料写回该记忆体。图式简单说明:第一图是习知记忆体存取控制装置之方块图。第二图是本发明之记忆体存取控制装置之方块图。第三图是本发明之记忆体存取控制装置之CPU界面电路之动作流程图。第四图是本发明之记忆体存取控制装置之记忆体控制电路之动作流程图。第五图A及第五图B至第九图A及第九图B是本发明之记忆体存取控制装置及方法与等待CPU送出L1写回信号后才读取资料之作法于各种条件下运作之时序图之比较。第十图及第十一图是依照本发明之记忆体存取控制装置及方法在遇到CPU送出L1写回信号时之处理过程之时序图。 |
