| 主权项 |
1.一种半导体元件多重金属内连线的制造方法,形成于一半导体基底之一导电层上,其包括:该导电层上已有一介电层,该介电层中包括有一第一开口和一第二开口,其中该第一开口暴露出该导电层,该第二开口位于该第一开口之上方,且该第二开口的宽度比该第一开口大;将一第一导电材质填入该第一开口和第二开口,其中该第一开口为填满,该第二开口为未填满;以及继续在未填满的该第二开口中,填满一第二导电材质。2.如申请专利范围第1项所述之方法,其中该导电层包括一元件之一源极/汲极区。3.如申请专利范围第1项所述之方法,其中该导电层包括一元件之一内连线金属层。4.如申请专利范围第1项所述之方法,其中该第一导电材质所形成的厚度,约大于该第一开口半径的大小。5.如申请专利范围第1项所述之方法,其中该第一导电材质系为黏着层的材质。6.如申请专利范围第1项所述之方法,其中该第一导电材质包括钛、氮化钛和氮化钨三者择一。7.如申请专利范围第1项所述之方法,其中该第二导电材质包括铝、铜和钨三者择一。8.一种半导体元件多重金属内连线的制造方法,形成于一半导体基底之一第一导电层上,其包括:该第一导电层上已有一介电层,让介电层中包括有一第一开口和一第二开口,其中该第一开口暴露出该第一导电层,该第二开口位于该第一开口之上方,且该第二开口的宽度比该第一开口大;形成一第二导电层,该第二导电层形成的厚度,大于该第一开口半径的大小,以填满该第一开口;形成一第三导电层,使覆盖整个半导体基底结构的表面,并填满该第二开口;以及进行回蚀刻制程,并以该介电层为蚀刻终止层,用于研除多余之该第三导电层和该第二导电层。9.如申请专利范围第8项所述之方法,其中该第一导电层包括一元件之一源极/汲极区。10.如申请专利范围第8项所述之方法,其中该第一导电层包括一元件之一内连线金属层。11.如申请专利范围第8项所述之方法,其中该第二导电层系为黏着层。12.如申请专利范围第8项所述之方法,其中该第二导电层的材质包括钛、氮化钛和氮化钨三者择一。13.如申请专利范围第8项所述之方法,其中该第三导电层的材质包括铝、铜和钨三者择一。14.一种半导体元件多重金属内连线的结构,形成于一半导体基底之一第一导电层上,包括:一介电层,覆盖该第一导电层,该介电层中包括有一第一开口和一第二开口,其中该第一开口暴露出该第一导电层,该第二开口位于该第一开口之上方,且该第二开口的宽度比该第一开口大;一第二导电层,填满该第一开口,并部份填入该第二开口;以及一第三导电层,填满尚未填满的该第二开口。15.如申请专利范围第14项所述之结构,其中该第一导电层包括一元件之一源极/汲极区。16.如申请专利范围第14项所述之结构,其中该第一导电层包括一元件之一内连线金属层。17.如申请专利范围第14项所述之结构,其中该第二导电层的厚度,约大于该第一开口半径的大小。18.如申请专利范围第14项所述之结构,其中该第二导电层系为一黏着层。19.如申请专利范围第14项所述之结构,其中该第二导电层的材质包括钛、氮化钛和氮化钨三者择一。20.如申请专利范围第14项所述之结构,其中该第三导电层的材质包括铝、铜和钨三者择一。21.一种半导体元件多重金属内连线的结构,形成于一半导体基底之一导电层,该结构包括:一介电层,覆盖该导电层,该介电层中包括有一第一开口和一第二开口,其中该第一开口暴露出该导电层,该第二开口位于该第一开口之上方,且该第二开口的宽度比该第一开口大;一钛插塞,为该第一开口填满钛金属;以及一金属线,为该第二开口被钛金属部分填入后,再以一金属材质填满。22.如申请专利范围第21项所述之结构,其中该导电层包括一元件之一源极/汲极区。23.如申请专利范围第21项所述之结构,其中该导电层包括一元件之一内连线金属层。24.如申请专利范围第21项所述之结构,其中该金属材质包括铝、铜和钨三者择一。图式简单说明:第一图系显示一种习知镶嵌制程中插塞和金属线结构的剖面示意图;以及第二图A至第二图D系显示根据本发明较佳实施例之一种镶嵌制程中插塞和金属线的制造流程图。 |
