| 主权项 |
1.一种具有许多列和行之半导体记忆体,包含:在各行中至少有一感测放大器;一耦合到该感测放大器之主位元线;许多排列在各行中之区域位元线,对于经由该主位元线选择性耦合到该感测放大器之至少其中之一区域位元线,其耦合到记忆体单胞,且与行中之该主位元线垂直相间,及选择性耦合到该感测放大器;其中该区域位元线当中的第一个和第二个区域位元线系耦合到不同之该记忆体单胞。2.如申请专利范围第1项之半导体记忆体,其中各行之区域位元线包含一经由第一开关选泽性直接耦合到感测放大器之近侧区域位元线,及一经由主位元线和第二开关选择性耦合到感测放大器之远侧区域位元线;其中该近侧区域位元线和该远侧区域位元线系耦合到不同的记忆体单胞,且在各个记忆体单胞上之行方向,其长度不同于该远侧区域位元线之长度。3.如申请专利范围第2项之半导体记忆体,其中近侧区域位元线比远侧区域位元线耦合更多的记忆体单胞,且在各个记忆体单胞上之行方向,其长度比远侧区域位元线更长。4.如申请专利范围第2项之半导体记忆体,其中各行中的许多区域位元线包含一近侧区域位元线和一远侧区域位元线,其各自耦合到在某侧之相关感测放大器。5.如申请专利范围第2项之半导体记忆体,其中该第二开关系耦合在至少一部分之主位元线和感测放大器之间。6.如申请专利范围第1项之半导体记忆体,其中各感测放大器系排列在一分配组态中。7.如申请专利范围第1项之半导体记忆体,其中各行包含一耦合到至少一真区域位元线之真主位元线,和一耦合到至少一互补区域位元线之互补主位元线。8.如申请专利范围第7项之半导体记忆体,其中真和互补主和区域位元线系排列在摺叠式位元线组态中。9.如申请专利范围第7项之半导体记忆体,其中真和互补主和区域位元线系排列在开放式位元线组态中。10.如申请专利范围第1项之半导体记忆体,其中该选择性记忆体单胞之不同数量会使得对于所有记忆体中的记忆体单胞,其总位元线电容基本上都相等。11.如申请专利范围第1项之半导体记忆体,其中各行包含一经由第一开关选择性直接耦合到感测放大器之近侧区域位元线,及许多经由主位元线和许多额外开关选择性耦合到感测放大器之远侧区域位元线。12.如申请专利范围第11项之半导体记忆体,其中该许多的额外开关包含一耦合在该主位元线和该感测放大器之间的第二开关,及许多各自耦合在相关远侧区域位元线和该主位元线之间的区域位元线开关。13.一种具有许多列和行之半导体记忆体,包含:在各行中至少一感测放大器;一耦合到该感测放大器之主位元线;许多排列在各行中各自耦合到记忆体单胞,与行中之主位元线垂直相关,且选择性耦合到该感测放大器之区域位元线,该许多的区域位元线包含一经由耦合在其间之第一开关,选择性耦合到感测放大器之近侧区域位元线,及至少一经由主位元线和耦合在主位元线和感测放大器之间的第二开关,选择性耦合到感测放大器之远侧区域位元线;其中该近侧区域位元线较之任何该至少一个的远侧区域位元线,耦合到较多的记忆体单胞。14.如申请专利范围第13项之半导体记忆体,其中该至少一个的感测放大器系排列在其各侧之记忆体单胞子阵列间的分配式组态中,而对于在其各侧之主位元线对和许多区域位元线对则排列在摺叠式组态中。15.如申请专利范围第13项之半导体记忆体,其中至少一个的感测放大器系排列在其各侧之记忆体单胞子阵列间的分配式组态中,而对于在其各侧之主和区域位元线则排列在开放式位元线组态中。16.如申请专利范围第13项之半导体记忆体,其中该各主位元线条直接耦合到单一远侧区域位元线。17.如申请专利范围第13项之半导体记忆体,其中该较多的记忆体单胞之选择,会使得对于记忆体中所有的记忆体单胞而言,总位元线电容基本上相等。18.一种具有许多列和行之半导体记忆体,包含:在各行中至少一感测放大器;一耦合到该感测放大器之主位元线;许多排列在各行中各自耦合到记忆体单胞,与行中之主位元线垂直相关,且选择性耦合到该感测放大器之区域位元线,该许多的区域位元线包含一经由耦合在其间之第一开关,选择性耦合到感测放大器之近侧区域位元线,及许多各自经由主位元线和许多额外开关选择性耦合到感测放大器之远侧区域位元线;该许多的额外开关包含一耦合在主位元线和感测放大器之间的第二开关,和一耦合在各远侧区域位元线和主位元线之间的区域位元线;其中该近侧区域位元线较之各个该远侧区域位元线耦合到较多的记忆体单胞。19.如申请专利范围第18项之半导体记忆体,其中选择该较多的记忆体单胞,会使得对于记忆体中所有的记忆体单胞,总位元线电容基本上相等。20.如申请专利范围第18项之半导体记忆体,其中包含排列在开放式或摺叠式位元线组态其中之一的主和区域位元线。21.一种具有许多列和行之半导体记忆体,该记忆体包含:在行之中的主位元线,该主位元线包含许多排列在其中之区域位元线,其中,许多区域位元线至少有二区域位元线的长度不同。图式简单说明:第一图为习知采用分层位元线架构之部分半导体记忆体;第二图为习知使用混合组态之分层位元线架构的部分半导体记忆体;第三图为根据本发明之部分半导体记忆体;第四图为采用共用感测放大器和摺叠位元线之本发明半导体记忆体的记忆体库;第五图为可用在此处揭露之记忆体库中的感测放大器电路;第六图为在感测放大器单侧采用多于二个区域位元线对之本发明另一实施例;以及第七图为采用共用感测放大器和开放位元线之本发明的实施例。 |
