| 主权项 |
1.一种半导体装置,包含:一第一电晶体,该第一电晶体具有一第一端、一第二端,该第二端连接到一资料输入端以及一第三端,该第三端连接到一第一电源供应器之一第一电压;一第二电晶体,该第二电晶体具有一第一端、一第二端,该第二端连接到该资料输入端之输出以及该第一电晶体之第二端、以及一第三端,该第三端连接到该第二电源供应器之一第二电压;以及前置驱动装置,该前置驱动装置耦合至该第一电晶经之该第一输入以及该第二电晶体之该第一输入,以产生一第一控制讯号以及一第二控制讯号,该第一控制讯号系用来在该资料输入端由一第一电压准位变化到一第二电压准位时,延长该第一电晶体位于饱和区域(saturation region)的时间,该第二控制讯号系用来在该资料输入端由该第二电压准位变化到该第一电压准位时,延长该第二电晶体位于饱和区域的时间,该资料输入端在一第一周期时,是位于该第一电压准位,该资料输入端在一第二周期时,是位于该第二电压准位,该半导体装置之输出讯号的状态为一输出致能端所控制。2.如申请专利范围第1项之半导体装置,其中上述之第一控制讯号在一时段中,由该第二电压准位变到一提高的电压准位,该时段小于该第二周期,该第二控制讯号在该时段中,由该第一电压准位变到一降低的电压准位。3.如申请专利范围第1项之半导体装置,其中上述之前置驱动装置包含:一脉波控制产生器,系用于产生复数个负向脉波(negative pulses)以及复数个正向脉波(positive pulses);电压降低装置,系用于降低该第一电压准位之电压;电压提高装置,系用于提高该第二电压准位之电压;以及切换装置,系用于产生该第一控制讯号以及该第二控制讯号,该切换装置将该电压降低装置以及该电压提高装置依据该复数个负向脉波以及该复数个正向脉波,而连接到该第一电晶体以及该第二电晶体之闸极,该切换装置依据该复数个负向脉波以及该复数个正向脉波,而分别将该第一电源供应器以及该第二电源供应器连接到该第一电晶体以及该第二电晶体之闸极。4.如申请专利范围第3项之半导体装置,其中上述之电压降低装置是复数个电晶体串接,该复数个电晶体串接做为二极体之用。5.如申请专利范围第3项所述之半导体装置,其中上述之电压提高装置是复数个电晶体串接,该复数个电晶体串接做为二极体之用。6.如申请专利范围第3项所述之半导体装置,其中上述之脉波控制产生器包含:第一延迟装置,系用于将该资料输入端之输出讯号延迟一第一时间间隔;第二延迟装置,系用于延迟该第一延迟装置之输出讯号;一反或闸(NOR gate),系用于依据该第一延迟装置以及该第二延迟装置的输出讯号以产生复数个单位正向脉波;一反及闸(NAND gate),系用于依据该第一延迟装置、该第二延迟装置以及该输出致能端的输出讯号,以产生复数个单位负向脉波;一互斥或闸(EXCLUSIVE OR),系用于依据该复数个单位正向脉波、该复数个单位负向脉波以及该输出致能端之输出讯号,而产生该复数个负向脉波;以及一互斥反或闸(EXCLUSlVE NOR),系用于依据该复数个单位正向脉波、该复数个单位负向脉波以及该输出致能端之输出讯号,而产生该复数个正向脉波。7.在一半导体装置中降低接地能射(ground bounce)之方法,包含下列步骤;在一第一控制时段更包含下列步骤:产生一第一控制讯号,在一输入讯号由一第二电压准位改变到一第一电压准位时,将一第一电晶体在饱和区的时间延长一第一时段,该第一电晶体被驱动到导通状态,而一第二电晶体被驱动到非导通状态,虽然输出电压持续下降,该第一电晶体仍然导通而且维持在饱和状态,一直到输出电压低于一第一差値,该第一差値为该第一电晶体闸极源极电位差减去该第一电晶体之输入电压;以及改变该第二控制讯号,在一时间区间中由该第二电压准位改变到一已降低的电压准位,该时间区间小于该第一控制时段;在一第二控制时段更包含下列步骤:产生一第二控制讯号,在一输入讯号由该第二电压准位改变到该第一电压准位时,将该第二电晶体在饱和区的时间延长一第二时段,该第二电晶体的闸极电压被降低,而且该第二电晶体的闸极源极电压差被降低;以及改变该第一控制讯号,在该时间区间中由该第二电压准位改变到一已升高的电压准位,该时间区间小于该第二控制时段;以及在一第三控制时段,该第二电晶体的闸极输入之输出恢复到该第一电压准位。8.如申请专利范围第7项之方法,更包含产生复数个负向脉波。9.如申请专利范围第7项之方法,改变该第一控制讯号的方法更包含由该第二电压准位提高该已升高的电压准位。10.如申请专利范围第7项之方法,改变该第二控制讯号的方法更包含由该第一电压准位降低该已降低的电压准位。图式简单说明:第一图A所示为包含有两个连接在一起的晶片之电路结构示意图,其中有n个驱动电晶体之输出状态正在改变。第一图B所示为包含有传统互补式金氧半电晶体(CMOS)输出缓冲级的电路结构示意图。第一图C所示为包含有传统的N型金氧半电晶体(NMOS)输出缓冲级的电路结构示意图。第二图A所示为包含有本发明的互补式金氧半电晶体(CMOS)输出缓冲级的电路结构示意图。第二图B所示为输出致能(Output Enable:OE)端、资料输入(DATAIN)端、du端、dd端以及资料输出(DATA OUT)端的波形图。第三图A所示为包含有本发明的N型金氧半电晶启(NMOS)输出缓冲级的电路结构示意图。第三图B所示为输出致能(Output Enable:OE)端、资料输入(DATAIN)端、du端、dd端以及52的波形图。第四图A为前置驱动电路(predrive circuit)的结构图。第四图B所示为输出致能(Output Enable:OE)端、资料输入(DATAIN)端、Cu端、Cd端、du端以及dd端的波形图。第四图C为前置驱动电路(predrive circuit)内所含的脉波控制的波形产生器之电路结构图。第四图D为Cu端、Cd端、13端、14端、11端、3端、6端、7端与8端上的波形图。第四图E所显示的是致能控制的(en- able controlled)互斥或闸(EXCLUSIVE OR:XOR)的电路结构图。第四图F所显示的是致能控制的(en- able controlled)互斥反或闸(EXCLUSIVE NOR:XNOR)的电路结构图。第四图G所显示的是延迟线(delay line)的电路结构图。第四图H所示为包含有本发明的互补式金氧半电晶体(CMOS)输出缓冲级的详细电路结构图。第五图A所示为产生N通道推式电晶体(N-channel pull-down transistor),亦即MND的dd端上之波形之推式前置电路(pull-down predrivecircuit)之结构图。第五图B为说明推式前置电路(pull-down predrive circuit)的运作原理之波形图。第五图C与第五图D是显示特定的延迟控制装置之电路结构说明图。第五图E是显示第五图A中的及-或-反及(AND-OR-NAND)闸的电路结构说明图。第五图F所示为包含有本发明的N通道金氧半电晶体(NMOS)输出缓冲级的详细电路结构图。 |
