| 主权项 |
1.一种可预先设定之半导体记忆体装置,包含:一记忆胞阵列,其系被排列成m行和n列,该n列记忆胞中的每一列记忆胞具有一组对应的资料线;一用于输出行选择讯号的行位址解码器;一列位址解码器,其系被连接至该记忆胞阵列,并且输出列选择讯号,该等列选择讯号系用来控制该n列记忆胞之资料线组到一组共用位元线的切换;n个设定记忆胞电路,每一设定记忆胞电路被连接至该n列记忆胞中之对应之一列记忆胞的资料线,该等设定记忆胞电路能够被致能来输出一预先设定逻辑状态値到该n列记忆胞中之对应之一列记忆胞的资料线;m个行控制器电路,其系被连接至该记忆胞阵列、该行位址解码器和该列位址解码器,该等行控制器电路对应于该m行记忆胞而且系响应于该行和列选择讯号来控制对该m行对应之记忆胞的存取;每一行控制器电路在感测该m行记忆胞中之对应之一行记忆胞的写入运作时,及在该写入运作后感测该m行记忆胞中之对应之一行记忆胞的读取运作时,保持该m行记忆胞之对应的一行记忆胞在一主张状态;每一行控制器电路在当该m行记忆胞中之对应之一行记忆胞没有进行先前写入运作时感测该m行记忆胞中之对应之一行记忆胞的读取运作时,强迫该m行记忆胞中之该对应之一行记忆胞到一非主张状态;及一致能电路,其系被连接至该等设定记忆胞电路和该等行控制器电路,该致能电路将该等设定记忆胞电路禁能,因此,当该m行记忆胞中之任何一行记忆胞系处于该主张状态时,资料可以被写入到该记忆胞阵列及从该记忆胞阵列读取出来,该致能电路将该等设定记忆胞电路致能,因此,当在一读取周期期间所有m行记忆胞系处于非主张状态时,预先设定逻辑状态値被输出至该等资料线。2.如申请专利范围第1项所述之可预先设定的半导体记忆体装置,其中,每一行控制器电路包括n个可预先设定的旗标暂存器,该n个旗标暂存器系分别对应于在该记忆胞阵列之m行记忆胞之对应之一行记忆胞中的该n个记忆胞,其中,每一旗标暂存器在对应之记忆胞藉由一写入控制讯号来被写入时,系处于一设定状态,俾可允许该主张状态被维持在该n个旗标暂存器所对应之该m行记忆胞中的一行记忆胞上,及其中,每一旗标暂存器在对应之记忆胞未曾进行先前写入运作时,系维持在一重新设定状态,俾可允许该n个旗标暂存器所对应之该m行记忆胞中的一行记忆胞被强迫到该非主张状态。3.如申请专利范围第1项所述之可预先设定的半导体记忆体装置,其中,每一设定记忆胞电路系被构形来输出逻辑0与逻辑1中之其中一个到该组对应的资料线。4.如申请专利范围第1项所述之可预先设定的半导体记忆体装置,其中,每一行控制器电路具有一输出电路于一共同节点处被连接至该致能电路,俾与其他行控制器电路的输出电路形成一个将一单一作动讯号输入至该致能电路的逻辑NOR电路。5.如申请专利范围第1项所述之可预先设定的半导体记忆体装置,其中,每一组资料线和位元线并合一供电压划一化用的预先充电胞。6.如申请专利范围第1项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列包括一连接在该等位元线与一资料滙流排之间的输入/输出电路,该输入/输出电路系用于在接收一写入控制讯号时把资料从该资料滙流排传递到该等位元线,及系用于在接收一读取控制讯号时把资料从该等位元线传递到该资料滙流排。7.如申请专利范围第1项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一静态随机存取记忆体(SRAM)记忆胞阵列。8.如申请专利范围第1项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一动态随机存取记忆体(DRAM)记忆胞阵列。9.一种可预先设定之半导体记忆体装置,包含:一记忆胞阵列,其系被排列成m行和n列,该n列记忆胞的每一列记忆胞具有一组对应的资料线;一行位址解码器,其系被连接至该记忆胞阵列,并且输出行选择讯号来控制对该m行对应之记忆胞的存取;一用于输出列选择讯号的列位址解码器;n个列控制器电路,其系被连接至该记忆胞阵列、该行位址解码器和该列位址解码器,该等列控制器电路对应于该n列记忆胞并且系响应于该等行和列选择讯号来控制对该n列对应之记忆胞的存取及控制该n列记忆胞的资料线组切换到一组共用位元线;每一列控制器电路在感测该n列记忆胞中之对应之一列记忆胞的写入运作时,及在该写入运作后感测该n列记忆胞之对应之一列记忆胞的读取运作时,控制该等资料线组的切换俾可将其中一组资料线连接至该组共用位元线;每一列控制器电路在当该n列记忆胞之对应之列记忆胞没有进行先前写入运作时感测该n列记忆胞之对应之一列记忆胞的读取运作时,控制该等资料线组的切换俾可将其中一组资料线与该等位元线断接;一设定记忆胞电路,其系被连接至该等位元线而且能够被致能来将一预先设定逻辑状态値输出至该等位元线;及一致能电路,其系被连接至该设定记忆胞电路和该等列控制器电路,该致能电路将该设定记忆胞电路禁能,因此资料能够在任何一组资料线被切换俾与该等位元线连接时被写入至该记忆胞阵列及从该记忆胞阵列读取出来,该致能电路将该设定记忆胞电路致能,因此该预先设定逻辑状态値在所有资料线组于读取周期期间被切换俾与该等位元线断接时被输出到该等位元线。10.如申请专利范围第9项所述之可预先设定的半导体记忆体装置,其中,每一列控制器电路包括m个可预先设定的旗标暂存器,该m个旗标暂存器系分别对应于在该记忆胞阵列之n列记忆胞之对应之一列记忆胞中的该m个记忆胞,其中,每一旗标暂存器在对应之记忆胞藉由一写入控制讯号来被写入时,系处于一设定状态,俾可允许控制对应之资料线组的切换俾与该等位元线连接,及其中,每一旗标暂存器在对应之记忆胞未曾进行先前写入运作时,系维持在一重新设定状态,俾可允许控制该组对应之资料线的切换俾与该等位元线断接。11.如申请专利范围第9项所述之可预先设定的半导体记忆体装置,其中,该设定记忆胞电路系被构形来输出逻辑0与逻辑1中之其中一个到该等位元线。12.如申请专利范围第9项所述之可预先设定的半导体记忆体装置,其中,每一列控制器电路具有一输出电路于一共同节点处被连接至该致能电路,俾与其他列控制器电路的输出电路形成一个将一单一作动讯号输入至该致能电路的逻辑NOR电路。13.如申请专利范围第9项所述之可预先设定的半导体记忆体装置,其中,每一组资料线和位元线并合一供电压划一化用的预先充电胞。14.如申请专利范围第9项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列包括一连接在该等位元线与一资料滙流排之间的输入/输出电路,该输入/输出电路系用于在接收一写入控制讯号时把资料从该资料滙流排传递到该等位元线,及系用于在接收一读取控制讯号时把资料从该等位元线传递到该资料滙流排。15.如申请专利范围第9项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一静态随机存取记忆体(SRAM)记忆胞阵列。16.如申请专利范围第9项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一动态随机存取记忆体(DRAM)记忆胞阵列。17.一种可预先设定的半导体记忆体装置,包含:一记忆胞阵列,其系被排列成p行与一列,该列记忆胞具有一组对应的资料线;一用于输出行选择讯号的行位址解码器;一设定记忆胞电路,其系被连接至该等资料线而且能够被致能来将一预先设定逻辑状态値输出到该等资料线;p个行控制器电路,其系被连接至该记忆胞阵列和该行位址解码器,该等行控制器电路对应于该p行记忆胞而且系响应于该等行选择讯号来控制对该p行对应之记忆胞的存取;每一行控制器电路在感应该p行记忆胞中之对应之一行记忆胞的写入运作时,及在该写入运作后感测该p行记忆胞中之对应之一行记忆胞的读取运作时,将该p行记忆胞之对应的一行记忆胞维持在一主张状态;每一行控制器电路在当该p行记忆胞中之对应之一行记忆胞没有进行先前写入运作时感测该p行记忆胞中之对应之一行记忆胞的读取运作时,强迫该p行记忆胞中之对应之一行记忆胞到一非主张状态;及一致能电路,其系被连接至该设定记忆胞电路和该等行控制器电路,该致能电路将该设定记忆胞电路禁能,因此资料能够在该p行记忆胞之任何一行记忆胞系处于该主张状态时被写入至该记忆胞阵列和从该记忆胞阵列读取出来,该致能电路将该设定记忆胞电路致能,因此该预先设定逻辑状态値在所有p行记忆胞于读取周期期间系处于该非主张状态时被输出至该等资料线。18.如申请专利范围第17项所述之可预先设定的半导体记忆体装置,其中,每一行控制器电路包括一可预先设定的旗标暂存器,该旗标暂存器对应于在该记忆胞阵列之p行记忆胞之对应之一行记忆胞中的该记忆胞,其中,当该对应之记忆胞系藉由一写入控制讯号来被写入时,该旗标暂存器系处于一设定状态,俾可允许该主张状态被维持在该p行记忆胞中之该对应的一行记忆胞上,及其中,当该对应之记忆胞未曾进行先前写入运作时,该旗标暂存器系维持在一重新设定状态俾可允许该p行记忆胞中之该对应之一行记忆胞被强迫到该非主张状态。19.如申请专利范围第17项所述之可预先设定的半导体记忆体装置,其中,该设定记忆胞电路系被构形来输出逻辑0与逻辑1中之其中一个到该等资料线。20.如申请专利范围第17项所述之可预先设定的半导体记忆体装置,其中,每一行控制器电路具有一输出电路于一共同节点处被连接至该致能电路,俾与其他行控制器电路的输出电路形成一个将一单一作动讯号输入至该致能电路的逻辑NOR电路。21.如申请专利范围第17项所述之可预先设定的半导体记忆体装置,其中,该组资料线并合一供电压划一化用的预先充电胞。22.如申请专利范围第17项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列包括一连接在该等资料线与一资料滙流排之间的输入/输出电路,该输入/输出电路系用于在接收一写入控制讯号时把资料从该资料滙流排传递到该等资料线,及系用于在接收一读取控制讯号时把资料从该等资料线传递到该资料滙流排。23.如申请专利范围第17项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一静态随机存取记忆体(SRAM)记忆胞阵列。24.如申请专利范围第17项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一动态随机存取记忆体(DRAM)记忆胞阵列。25.一种可预先设定的半导体记忆体装置,包含:一记忆胞阵列,其系被排列成p行和一列,该列记忆胞具有一组对应的资料线;一行位址解码器,其系被连接至该记忆胞阵列,并且输出行选择讯号来控制对该p行对应之记忆胞的存取;一列控制器电路,其系被连接至该记忆胞阵列和该行位址解码器,该列控制器电路系响应于该等行选择讯号来控制该等资料线至一组位元线的切换;该列控制器电路在感测该列记忆胞的写入运作时,及在该写入运作后感测该列记忆胞的读取运作时,控制该等资料线的切换俾可将该等资料线连接至该等位元线;该列控制器电路在当该列记忆胞没有进行先前写入运作时感测该列记忆胞的读取运作时,控制该等资料线的切换俾可持该等资料线与该等位元线断接;一设定记忆胞电路,其系被连接至该等位元线而且能够被致能来将一预先设定逻辑状态値输出至该等位元线;及一致能电路,其系被连接至该设定记忆胞电路和该列控制器电路,该致能电路将该设定记忆胞电路禁能,因此资料能够在该等资料线被切换俾与该等位元线连接时被写入至该记忆胞阵列及从该记忆胞阵列读取出来,该致能电路将该设定记忆胞电路致能,因此该预先设定逻辑状态値在该等资料线于读取周期期间被切换俾与该等位元线断接时被输出到该等位元线。26.如申请专利范围第25项所述之可预先设定的半导体记忆体装置,其中,该列控制器电路包括p个可预先设定的旗标暂存器,该p个旗标暂存器系分别对应于该列记忆胞之该p个记忆胞,其中,每一旗标暂存器在对应之记忆胞藉由一写入控制讯号来被写入时,系处于一设定状态,俾可允许控制该等资料线的切换俾与该等位元线连接,及其中,每一旗标暂存器在对应之记忆胞未曾进行先前写入运作时,系维持在一重新设定状态,俾可允许控制该等资料线的切换俾与该等位元线断接。27.如申请专利范围第25项所述之可预先设定的半导体记忆体装置,其中,该设定记忆胞电路系被构形来输出逻辑0与逻辑1中之其中一个到该等位元线。28.如申请专利范围第25项所述之可预先设定的半导体记忆体装置,其中,该组资料线并合一供电压划一化用的预先充电胞。29.如申请专利范围第25项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列包括一连接在该等位元线与一资料滙流排之间的输入/输出电路,该输入/输出电路系用于在接收一写入控制讯号时把资料从该资料滙流排传递到该等位元线,及系用于在接收一读取控制讯号时把资料从该等位元线传递到该资料滙流排。30.如申请专利范围第25项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一静态随机存取记忆体(SRAM)记忆胞阵列。31.如申请专利范围第25项所述之可预先设定的半导体记忆体装置,其中,该记忆胞阵列是为一动态随机存取记忆体(DRAM)记忆胞阵列。32.一种在不需将一预先设定位写入至一记忆胞阵列之年一记忆胞来把具有该记忆胞阵列之半导体记忆体装置预先设定的方法,包含如下之步骤:预先设定一希望的输出状态在至少一个设定记忆胞中;感测该等记忆胞之写入运作的出现;设定一写入旗标来指示写入运作的出现;如果该写入旗标被设定的话,在一后续的读取周期输出该等记忆胞的内容;及如果该写入旗标未被设定的话,在该后续的读取周期输出该至少一个设定记忆胞的内容。图式简单说明:第一图显示一习知半导体记忆体装置的方块图;第二图系详细描绘根据第一图而来之习知SRAM阵列之单一位元的方块图;第三图系详细描绘根据第一图而来之习知DRAM阵列之单一位元的方块图;第四图系本发明半导体记忆体装置之第一较佳实施例的方块图;第五图A系描绘该第一较佳实施例之行控制器电路的示意电路图;第五图B系描绘该第一较佳实施例之致能电路的示意电路图;第五图C系描绘该第一较佳实施例之设定记忆胞电路的示意电路图;第六图系本发明半导体记忆体装置之第二较佳实施例的方块图;第七图A系描绘该第二较佳实施例之列控制器电路的示意电路图;第七图B系描绘该第二较佳实施例之致能电路的示意电路图;第七图C系描绘该第二较佳实施例之设定记忆胞电路的示意电路图;第八图系本发明半导体记忆体装置之第三较佳实施例的方块图;第九图系描绘该第三较佳实施例之行控制器电路的示意电路图;第十图系本发明半导体记忆体装置之第四较佳实施例的方块图;及第十一图系描绘该第四较佳实施例之列控制器电路的示意电路图。 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