| 主权项 |
1.一种半导体记忆装置,属于将复数记忆格二维地 配置于文字线方向与位元线方向的记忆格 阵列,上述复数记忆格系大部分之正规记忆格与少 数冗余记忆格所构成,在上述正规记忆格 有不良时将动作切换在上述冗余记忆格的功能具 备在上述记忆格外之周边电路所构成的半导 体记忆装置,其特征为:上述冗余记忆格系配置在 上述文字线方向与上述位元线方向之大约 中央部,连接于上述冗余记忆格之文字驱动器或读 出放大器的布置单位系合并冗余记忆格用 与正规记忆格用者,且与上述正规记忆格用之布置 单位大约尺寸,将上述文字驱动器或上述 读出放大器之控制输入以正规用与冗余用更换者 。2.如申请专利范围第1项所述之半导体记忆装置, 其中,上述文字驱动器系层次型文字线方 式的副文字驱动器,一布置单位系输入复数主文字 线,在包括连接于上述冗余记忆格之副文 字驱动器所布置单位,系将一条主文字线更换成冗 余主文字线信号与上述正规记忆格用之布 置单位不同者。3.如申请专利范围第1项所述之半 导体记忆装置,其中,上述读出放大器系包括复数 读出放 大器与控制该器之复数列选择信号及其他控制线 或电源线作为一布置单位,在连接于上述冗 余记忆格之读出放大器之布置单位,系将一条列选 择信号线更换成冗余列选择信号线与上述 正规记忆格用之布置单位不同者。4.如申请专利 范围第1项,第2项或第3项所述之半导体记忆装置, 其中,上述半导体记忆装 置系DRAM者。图式简单说明: 第一图(a)(b)系表示本发明之一实施形态之半导体 记忆装置的布置图与局部放大图。 第二图系表示本发明之一实施形态之半导体记忆 装置之记忆格阵列与其周边电路的电路 图。 第三图(a)(b)(c)系表示本发明之一实施形态,记忆格 阵列与副文字驱动器,读出放大 器的布置图。 第四图(a)(b)系表示本发明之一实施形态,直接周边 电路之重复单位之比较的布置图。 第五图系表示在本发明之一实施形态的副文字驱 动器之布置方法的说明图。 第六图系表示在本发明之一实施形态的副文字驱 动器的电路图。 第七图系表示在本发明之一实施形态的副文字驱 动器的平面图。 第八图系表示在本发明之一实施形态的副文字驱 动器的剖面图。 第九图(a)(b)系表示在本发明之一实施形态的读出 放大器的电路图与布置图。 第十图(a)(b)表示作为本发明之前题的半导体记忆 装置之记忆格阵列与直接周边电路的 布置图。 |
