| 主权项 |
1.一种非挥发性半导体记忆装置,其特征系具有主位元线,和连接于主位元线之副位元线,和于上述副位元线连接源极.汲极路径,将具有控制闸极之非挥发性记忆格,呈阵列状复数配置之记忆格阵列;于上述主位元线,和连接此之副位元线间,配置第1之电晶体之源极.汲极路径,于上述副位元线,连接第2之电晶体之源极.汲极路径者。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中,第1之电晶体和第2之电晶体系互补地呈开.关者3.如申请专利范围第1项或第2项之非挥发性半导体记忆装置,其中,对主位元线一个而言,副位元线呈复数连接者。4.如申请专利范围第1项之非挥发性半导体记忆装置,其中,前述第1之电晶体为第1之状态,第2之电晶体为第2状态时,进行前述记忆格之感测,前述第1之电晶体为第2之状态,前述第2之电晶体为第1状态时,变化前述副位元线之电位者。5.如申请专利范围第1项之非挥发性半导体记忆装置,其中,前述第1之电晶体于第1之状态,前述第2之电晶体为第2之状态时,变化副位元线之电位者。6.一种半导体非挥发性记忆装置,其特征系将各别具有控制闸、汲极及源极之复数非挥发性半导体记忆格呈阵列状配置之记忆格的连接,对包含主位元线和副位元线之阶层构成的第1之电晶体的记忆格群而言,于每各副位元线,呈连接各第2之电晶体之汲极端子的记忆格连接方式者。7.如申请专利范围第6项之半导体非挥发性记忆装置,其中,前述第2之电晶体之源极端子系连接于记忆格群之源极端子的记忆格连接方式者。8.如申请专利范围第6项或第7项之半导体非挥发性记忆装置,其中,于前述半导体非挥发性记忆装置内之记忆格之读取动作中,前述第2之电晶体之闸极端子信号,系前述第1之电晶体之闸极端子信号的互补信号者。9.如申请专利范围第8项之半导体非挥发性记忆装置,其中,读取前述第2之电晶体之源极端子电压,呈读取动作时之记忆格之汲极端子电压,具备将记忆格之源极端子电压呈接地电压的读取动作者。10.如申请专利范围第8项之半导体非挥发性记忆装置,其中,将前述第2之电晶体之源极电压呈接地电压,将记忆格之源极端子电压,具备呈读取动作时之记忆格之汲极端子电压的读取动作者。11.如申请专利范围第7项之半导体非挥发性记忆装置,其中,具备于记忆格之改写(写入、消除)动作,于记忆格之汲极端子或源极端子施加电压之动作中,经由前述第2之电晶体,连接记忆格之汲极端子和源极端子,将记忆格之汲极及源极寄生容量之充放电,防止流于记忆格之动作者。12.如申请专利范围第8项之半导体非挥发性记忆装置,其中,具备选择前述第1之电晶体之闸极端子信号前,进行开始位元线之预充电之读取的机能者。13.如申请专利范围第8项之半导体非挥发性记忆装置,其中,将记忆格之连接呈主位元线和副位元线之阶层构成的第1之电晶体之闸极端子,对应位址,分为2系统以上,于读取动作时使用差动型感测放大器方式,读出位元线和基准位元线为同一记忆阵列内者。14.如申请专利范围第13项之半导体非挥发性记忆装置,其中,前述读出位元线和基准位元线为同一记忆阵列内,选择前述读出位元线和基准位元线之第1之电晶体之闸极端子为同信号,记忆格之字元线使用不同之读出方式者。15.如申请专利范围第9项之半导体非挥发性记忆装置,其中,读出位元线及基准位元线之邻接位元线之电位系施加接地电压VSS者。16.如申请专利范围第13项之半导体非挥发性记忆装置,其中,差动型感测放大器之方式系于预充电读出位元线及基准位元线中,或预充电后,仅对读出位元线,将记忆格之约1/2电流,同记忆格电流抵销方向流入者。17.如申请专利范围第12项之半导体非挥发性记忆装置,其中,预充电及1/2电流之产生电路之电源电路,系不依赖外部电压VCC,于装置内部产生之安定化电源者。图式简单说明:第一图系显示为说明本发明之原理的记忆格连接和记忆格阵列构成及差动型感测放大器电路连接关系图。第二图系显示对本实施例之以往读取动作之连接位元线和副位元线之电晶体之闸极信号SiD的波形,和读取动作之功能的概略图。第三图系显示本实施例之SiD波形,和进行将副位元线放电之电晶体SiDB-MOS之闸极信号SiDB-MOS之闸极信号,在于读取动作之功能的概略图。第四图系显示本实施例之半导体非挥发性记忆装置的机能方块图。第五图系显示本实施例之半导体非挥发性记忆装置内之内藏电源电路的机能方块图。第六图系显示本实施例中,半导体非挥发性记忆格(堆叠型)之电晶体的截面图。第七图系显示本实施例中,半导体非挥发性记忆格(分离型)之电晶体的截面图。第八图系显示构成以往记忆体矩阵之记忆格连接例(DINOR)的电路图。第九图系显示构成以往记忆体矩阵之记忆格连接例(AND)的电路图。第十图系显示构成以往记忆体矩阵之记忆格连接例(HICR)的电路图。第十一图系显示将本发明适用于记忆格连接DINOR的记忆格连接之电路图。第十二图系显示将本发明适用于记忆格连接AND的记忆格连接之电路图。第十三图系显示将本发明适用于记忆格连接HICR的记忆格连接之电路图。第十四图系显示记忆格改写动作所产生之充电电流的截面模式图。第十五图系将以适用本发明之记忆格之改写动作所产生之充电电流为对策之截面模式图。第十六图系显示适用本发明之记忆格之改写动作之时间波形之图。第十七图系显示以往之读取动作所进行预充电之主位元线、副位元线等之电位波形图。第十八图系显示于本发明向前倒地进行预充电之主位元线、副位元线等之电位波形图。第十九图系显示本发明之前倒预充电之时间波形图。第二十图系显示内藏本发明之半导体非挥发性记忆装置之单晶片微电脑的机能方块图。第二十一图系显示内藏于本实施例之单晶片微电脑之半导体非挥发性记忆装置之读取动作图。第二十二图系使用本实施例之半导体非挥发性记忆装置的电脑系统之机能方块图。第二十三图系使用本实施例之半导体非挥发性记忆装置的卡片系统之机能方块图。 |
