| 主权项 |
1.一种用于编码资料流的方法,包含以下步骤:响应资料流而产生代表资料流之码字资讯,其中码字资讯包含许多码字,且来自资料流之资料所产生的多码字系被平行地处理;响应码字资讯而产生编码资料,其中产生编码资料之步骤包含码字资讯中各该许多码字被输出,使得正被输出之码字的顺序是根据由各码字所代表的部份资料流之开始。2.如申请专利范围第1项之方法,其中各该许多码字在各运转开始时被输出。3.如申请专利范围第1项之方法,其中产生编码资料之步骤进一步包含将可变长度码字组合成固定长度资料结构。4.如申请专利范围第3项之方法,其中各固定长度资料结构包含一插入字。5.如申请专利范围第1项之方法,进一步包含输出编码资料,使得码字是以解码顺序被排序。6.如申请专利范围第1项之方法,进一步包含排序码字的步骤。7.如申请专利范围第1项之方法,其中产生码字资讯之步骤包含以下步骤:产生码字之概率状态;根据概率状态来选择位元产生码;存取记忆器以得到与概率等级有关的运转计数。8.一种用于编码资料流之编码系统,该编码系统包含:一编码器,被耦合以接收资料流,而产生包括码字之码字资讯,且其中从正被平行地处理的资料,由编码器来产生多码字;及一重序单元,被耦合至编码器以响应码字资讯而产生编码资料,其中重序单元重序由编码器所产生的码字成解码器顺序,使得根据由各码字所代表的部份资料流之开始而输出码字之顺序。9.如申请专利范围第8项之编码系统,其中重序单元储存码字,以方式可指出码字尺寸。10.如申请专利范围第9项之编码系统,其中1N码字被重序,使得大部份明显"1"位元指出各码字之长度。11.如申请专利范围第8项之编码系统,其中重序单元包含:至少一运转计数重序单元,在各运转开始时,产生码字资讯中的各该许多码字;及至少一位元封包单元,将可变长度码字组合成固定长度资料结构。12.如申请专利范围第11项之编码系统,其中各固定长度资料结构包含一插入字。13.如申请专利范围第8项之编码系统,其中重序单元使码字重序。14.如申请专利范围第13项之编码系统,进一步包含一记忆器,被耦合至重序单元以一顺序来储存码字。15.如申请专利箱围第8项之编码系统,其中编码器包含:一上下文模型;一概率估计机器,被耦合至上下文模型;及一位元产生器结构,被耦合至概率估计机器,以响应资料流而产生码字。16.如申请专利范围第15项之编码系统,其中编码器进一步包含储存许多运转计数之记忆器,且使用来自概率估计机器之概率等级而存取记忆器,以提供其中一个许多运转计数至位元产生器,而输出部份码字资讯。17.如申请专利范围第15项之编码系统,其中位元产生器结构包含:一位元产生器,响应索引及MPS/LPS指示而提供码字资讯;及一记忆器,被耦合至位元产生器,以提供一运转计数至位元产生器,其中位元产生器根据索引而读取记忆器,并根据从读取记忆器所得到的资料而执行位元产生。18.如申请专利范围第17项之编码系统,其中码字资讯包含第一信号其指出MPS/LPS指示是否包含运转之开始、第二信号其指出MPS/LPS指示是否包含运转之结束、及一码字输出。19.如申请专利范围第11项之编码系统,其中位元封包逻辑将插入字排序,以产生编码资料流作为插入流,此插入流的排序是依据各流之各插入字中的第N个先前码字。20.如申请专利范围第11项之编码系统,其中重序单元包含一snooper解码器,用于选定插入字输出至码流。21.如申请专利范围第20项之编码系统,其中重序单元包含许多运转计数重序单元,被耦合至许多位元封包单元,其中各许多位元封包单元产生插入字,且snoo-per解码器从许多插入字选定一插入字作为输出至码流。22.如申请专利范围第11项之编码系统,其中码字资讯包括一时间标记,且重序单元进一步包含逻辑以根据相关的时间标记而输出插入字。23.如申请专利范围第22项之编码系统,其中重序单元包含许多运转计数重序单元,被耦合至许多位元封包单元,且该逻辑根据相关的时间标记而使插入字被输出。24.如申请专利范围第23项之编码系统,其中插入字是根据最旧的时间标记而被输出。25.如申请专利范围第11项之编码系统,其中单一伫列供给码字至许多位元封包单元,且该许多位元封包单元产生插入字,输出作为部份的码流。26.如申请专利范围第25项之编码系统,其中单一伫列包括单一运转计数重序单元,且该逻辑决定欲输出作为码流的下一个插入字。27.如申请专利范围第11项之编码系统,其中单一伫列供给码字至单一位元封包单元。28.一种使用于压缩系统之编码系统,此压缩系统具有一解码器用于解码由编码器所产生的资讯,该编码包含:一编码器,用于响应资料而产生码字资讯;一重序单元,被耦合至编码器,其中重序单元响应码字资讯而产生一编码资料流,且重序单元包含一运转计数重序单元,用于将各码字放置在与其对应资料之开始处,及一位元封包单元被耦合以接收来自运转计数重序单元之码字,以将可变长度码字组合成许多固定长度插入字,并以解码器所要求的顺序来输出许多固定长度插入字。29.如申请专利范围第28项之编码系统,其中重序单元进一步包含一记忆器以在重序期间来储存码字。30.如申请专利范围第28项之编码系统,其中编码器进一步包含一上下文模型、一耦合至上下文模型之概率估计机构、及一耦合至概率估计机构之位元流产生器。31.如申请专利范围第30项之编码系统,其中运转计数重序单元进一步包含:第一记忆器以储存码字;第一指示器及第二指示器,用于定位址第一记忆器作为一伫列,其中第一指示器指向指定为第一记忆器之输出的第一进入,且第二指示器指向指定为第一记忆器中之下一个有用而未指定的储存位置之第二进入。32.如申请专利范围第31项之编码系统,进一步包含一指标记忆器,用于储存对应第一记忆器中的位置之位址资讯,其目前被指定用于各索引之码字的储存。33.如申请专利范围第32项之编码系统,其中各索引指出一概率等级。34.如申请专利范围第32项之编码系统,其中各索引指出至少一上下文。35.如申请专利范围第28项之编码系统,其中重序单元进一步包含一码字记忆器伫列用于储存码字、头指标用于指出欲输出的至少一码字、及尾指标用于指出将码字插入于码字记忆器伫列中的至少一记忆器位置。36.如申请专利范围第35项之编码系统,其中码字记忆器伫列中的各码字进入包括一有效指示,且当头指标指定码字之位址,各码字之有效指示指出其有效时,一码字从码字记忆器伫列被输出。37.如申请专利范围第28项之编码系统,其中位元封包单元包含位元封包逻辑,以从重序单元接收码字,并将码字合并于许多流的插入字中。38.如申请专利范围第37项之编码系统,其中位元封包逻辑进一步包含许多累积器及许多暂存器,其中各许多暂存器被连接至各许多累积器及许多流的其中一个,各暂存器用于储存其相关流的插入字,且各累积器指出用于储存流之目前码字的相关暂存器中的下一个位置,使得许多流的其中之一的各码字被附加至与该许多流的其中之一有关的暂存器之上下文,根据相关的累积器中之値。39.如申请专利范围第38项之编码系统,其中进一步包含一移相器被耦合至许多累积器,响应至少来自许多累积器的一信号而使码字移位,其中码字根据累积器値而被移位,以附加至许多暂存器中的上下文,而将至少两个码字之部份包封成各插入字。40.如申请专利范围第37项之编码系统,进一步包含一重序记忆器,用于将插入字以由解码器所指定的顺序来储存。41.如申请专利范围第40项之编码系统,进一步包含对应许多插入资料流的许多指标,其中各许多指标指出各许多流之下一个插入字的重序记忆器中之位置。42.如申请专利范围第28项之编码系统,进一步包含许多运转计数重序单元,其中各运转计数重序单元是与其中一个编码资料流相连,且进一步包含许多位元封包单元,用于产生各编码资料流之插入字,及一解码器用于从许多位元封包单元来选择插入字作为编码后的输出。43.如申请专利范围第28项之编码系统,进一步包含许多运转计数重序单元,其中各运转计数重序单元是与其中一个编码资料流相连,并产生许多码字及与各许多码字有关的时间标记,且进一步包含许多位元封包单元用于产生各编码资料流之插入字,及逻辑用于根据各插入字中的码字之时间标记而选择各插入字。44.如申请专利箍围第43项之编码系统,其中逻辑选择包含具有最旧的时间标记之码字的插入字。45.如申请专利范围第28项之编码系统,其中位元封包单元包含许多位元封包单元,被耦合以接收来自许多流的码字,且进一步包含逻辑以根据下一个流而从各许多位元封包单元来选择插入字而输出。46.如申请专利范围第28项之编码系统,其中重序单元进一步包含一有限记忆器。47.一种用于处理资料之编码系统,包含:一索引产生器,用于根据资料而产生索引;及一状态表被耦合,而根据索引来提供一概率估计,其中此状态表包括第一许多状态及第二许多状态,其中各状态对应一码,且当转移于第一许多状态中的状态之间时,对应于第一许多状态的不同码之间的转移,比当转移于第二许多状态中的状态之间时,对应于第二许多状态的不同码之间的转利更快。48.如申请专利范围第47项之编码系统,其中对于一预定数目的索引只使用第一许多状态。49.如申请专利范围第47项之编码系统,其中对于启始地索引状态表之预定数目的索引,只使用第一许多状态。50.如申请专利范围第47项之编码系统,其中各第一许多状态是与R2码有关。51.如申请专利范围第48项之编码系统,其中第一许多状态包括至少转移至第二许多状态,使得状态表从预定数目的索引之后的第一许多状态,转移至第二许多状态。52.如申请专利范围第47项之编码系统,其中各第一许多状态是与不同的码有关。53.如申请专利范围第47项之编码系统,其中响应一最低可能符号,状态表从许多第一状态的其中之一转移至许多第二状态的其中之一。54.如申请专利范围第47项之编码系统,其中响应一最大可能符号,状态机器增加状态。55.一种用于处理资料之编码系统,包含:一索引产生器,用于根据资料而产生索引;及一状态表被耦合,而根据索引来提供一概率估计,其中此状态表包括许多状态,其中各状态对应一码,状态表中之每一个码被重复预定数目的次数;其中根据可以修改的加速项而发生状态表之状态间的转移,使得于第一时间周期的状态之间的转移之第一速率,是不同于第二时间周期的转移之第二速率。56.如申请专利范围第55项之编码系统,其中对状态表之更新包含:藉由增量或减量加速项而修改PEM状态。57.如申请专利范围第56项之编码系统,其中当加速项包含一预定数目时,没有发生配合的加速。58.如申请专利范围第56项之编码系统,其中根据连续码字之数目而更新加速项。59.如申请专利范围第58项之编码系统,其中连续码字包含上下文中之连续码字。60.如申请专利箍围第58项之编码系统,其中连续码字包含概率等级中之连续码字。61.如申请专利范围第56项之编码系统,其中根据改变码字之数目而使加速项更新。62.一种用于解码许多码字的资料流之一致性解码器,包含:许多位元流产生器,用于接收资料流;及一状态表,被耦合至许多位元流产生器,以提供概率估计至许多位元流产生器,其中该许多位元流产生器响应概率估计而产生资料流中之各码字的解码结果,此概率估计是使用多値的n之Rn(k)码,且状态表包括许多第一状态及许多第二状态,其中当在许多第一状态中转移时,第一许多状态中的不同码之间的转移,比当在许多第二状态中转移时码之间的转移更快。63.如申请专利范围第62项之一致性解码器,其中许多第一状态各包含一R2(k)码。64.如申请专利范围第62项之一致性解码器,其中许多第一状态只使用于启始期间。65.一种用于解码许多码字的资料流之一致性解码器,包含:许多位元流产生器,用于接收资料流;及一状态表,被耦合而根据索引来提供概率估计,其中状态表包括许多状态,各状态对应一码,且状态表中之每一个码被重复一预定数目的次数;其中状态表的状态之间的转移是根据可修改的加速项而发生,使得于第一时间周期的状态之间的转移之第一速率,是不同于第二时间周期的转移之第二速率。66.如申请专利范围第62项之一致性解码器,其中状态表中的每一个码被重复固定数目的次数。67.如申请专利范围第66项之一致性解码器,其中状态表之更新包含以一加速项来修改PEM状态。68.如申请专利范围第67项之一致性解码器,其中当加速项包含一预定数目时,没有发生配合的加速。69.如申请专利范围第67项之一致性解码器,其中根据连续码字之数目而更新加速项。70.如申请专利范围第67项之一致性解码器,其中根据改变码字的数目而更新加速项。71.一种用于解码许多插入字之解码器,该解码器包含:一移相器,用于接收资料流并输出适当地对齐的编码资料;一运转长度解码器,被耦合至移相器以接收适当地对齐的编码资料作为码字以决定码字型式;一概率估计机器被耦合至运转长度解码器,以决定运转长度解码器之码,使得运转长度解码器产生一运转长度,及指示是否LPS响应各码字而发生;其中该移相器包含一可变长度移位机构,以移位来自资料流之码字;且许多暂存器被耦合以响应移位机构而接收来自流的码字,使得对齐的编码资料被输出而形成一系列的码字。72.如申请专利范围第71项之解码器,其中一部份的暂存器被耦合以接收来自资料流或来自其它的许多暂存器之资料。73.如申请专利范围第71项之解码器,其中可变长度移位机构包括一桶形移相器,以将来自流之资料移位进入许多暂存器。74.如申请专利范围第71项之解码器,其中移相器包含一具有许多暂存器之FIFO,其中各暂存器从插入的编码资料接收资料作为输入,且至少许多暂存器的其中之一被耦合以接收来自该其它许多暂存器的码字。75.如申请专利范围第71项之解码器,其中移相器包含:许多第一暂存器被耦合以接收码字资料,其中各许多第一暂存器被耦合至不同的许多流;一多工器被耦合以接收来自各许多第一暂存器之码字资料作为输入,并以一次而输出来自许多流的其中之一的码字;一桶形移相器,被耦合至多工器之输出,以将来自多工器之码字资料移位而输出一对齐的编码资料;逻辑,被耦合至桶形移相器,以指出许多位元而移位码字;及一FIFO,具有许多暂存器其被耦合以接收来自该多工器1605之码字,其中FIFO包括许多暂存器,其中各许多暂存器接收资料作为来自插入的编码资料之输入,且至少许多暂存器的其中之一被耦合以接收来自其它该许多暂存器的码字。76.一种用于解码资料之解码系统,该解码系统包含:一FIFO结构,被耦合以接收资料;一上下文模型,用于提供上下文;一记忆器,被耦合至上下文模型以储存状态资讯,其中记忆器响应由上下文模型所提供的各上下文而提供状态资讯;许多解码器,被耦合以接收来自FIFO结构的编码资料,及记忆器用于使用来自记忆器之状态资讯而解码由FIFO结构所供给的码字,其中许多解码器提供由许多码所产生的运转计数。77.如申请专利范围第76项之解码系统,其中FIFO结构供给编码资料至与上下文及概率等级独立的许多解码器。78.如申请专利范围第76项之解码系统,其中解码器包含一运转计数记忆器用于储存运转计数,且根据概率等级而可存取运转计数记忆器。79.如申请专利范围第76项之解码系统,其中FIFO结构提供两个解码器之资料。80.如申请专利范围第76项之解码系统,其中FIFO结构包含许多输出,每一个解码器各一个输出。81.如申请专利范围第80项之解码系统,其中FIFO结构包含一对的多工器,及控制逻辑用于选择此对的多工器以确保有一个码字被提供给各解码器。82.如申请专利范围第81项之解码系统,其中根据从许多解码器的其中之一所接收的要求,而由控制逻辑来选择此对的多工器。83.一种用于编码输入资料之编码系统,包含:一编码单元,被耦合以接收输入资料而产生许多流的形式之编码资料,其中编码资料根据一组临界而被指定至许多流的其中之一;一固定尺寸记忆器,被耦合至编码单元以储存许多流的编码资料,其中如果固定尺寸记忆器溢流的话,则较不重要的编码资料被抛弃。84.如申请专利范围第83项之编码系统,其中记忆器包含许多储存区域,且各许多储存区域中所储存的编码资料包含不同重要性位准的编码资料。85.如申请专利范围第84项之编码系统,其中一重要性位准的编码资料被储存在一记忆器的储存区域中,此记忆器是以另一重要性位准来储存编码资料。86.如申请专利范围第85项之编码系统,其中该重要性位准的编码资料重写在记忆器的该储存区域中该另一重要性位准的编码资料。87.一种用于启始系统中的许多上下文而同时编码资料之方法,该方法包含:启始许多上下文,其中各上下文是根据一计数器値而被存取;得到目前上下文的PEM状态,其中此得到步骤包含以下步骤:存取指出PEM状态的各上下文之储存指示;藉着比较目前的上下文数目与计数器値,而决定所存取的记忆器位置是否对于目前操作为有效,使得如果计数器値指出此位置已经被启始化,则资料被决定为有效;当所存取的记忆器位置之资料不是有效时,则使用上下文之启始PEM状态而忽略上下文之目前的PEM状态;及如果资料是有效的,则使用目前指定的PEM状态。88.如申请专利范围第87项之方法,如果PEM状态改变时,则进一步包含重写一新的PEM状态之步骤。89.一种用于解码输入资料之解码器,包含:一上下文模型,以提供上下文筐;一记忆器,被耦合至上下文模型以根据上下文筐而提供一概率状态;一逻辑,被耦合至记忆器以根据概率状态而产生许多概率等级;一解码器,被耦合至逻辑以根据概率等级而产生一致能信号;许多位元产生器,被耦合至解码器且被耦合以接收编码资料,其中各许多位元产生器专属至少一种不同的码,其中解码器根据概率等级而致能许多位元产生器的其中之一,使得该许多位元流产生器的其中之一解码此编码资料。90.如申请专利范围第89项之解码器,其中至少许多位元产生器的其中之一解码使用R-码之资料,且至少许多位元产生器的其中之一解码使用非R-码之资料。91.如申请专利范围第89项之解码器,其中用于短的运转长度之位元产生器操作为R-码解码器。92.如申请专利范围第89项之解码器,其中用于长的运转长度之位元产生器包含一短的运转单元及一长的运转单元,其中短的运转单元处理第一预定长度的码,且长的运转单元处理其余的位元,并决定那些其余的位元需被输出。93.一种用于解码输入资料之方法,包含以下步骤:提供一上下文筐;使用上下文筐而存取一记忆器以得到一概率状态;致能许多位元产生器的其中之一,其中各许多位元产生器专属于至少一种不同的码,使得只有使用该不同的码而用于解码,使得许多位元流产生器的其中之一解码此编码资料。94.一种用于编码输入资料之编码器系统,包含:一上下文模型,以提供一上下文筐;一记忆器,被耦合至上下文模型以根据此上下文筐而提供一概率状态;一逻辑,被耦合至记忆器以根据概率状态而产生一概率等级;一编码器,被耦合至逻辑以根据概率等级而产生一致能信号;许多位元产生器,被耦合至解码器且被耦合以接收输入资料,其中各许多位元产生器专属于至少一种不同的码,其中编码器根据概率等级而致能许多位元产生器的其中之一,使得许多位元流产生器的其中之一编码此输入资料。95.如申请专利范围第94项之编码器系统,其中至少许多位元产生器的其中之一编码使用R-码的资料,且至少许多位元产生器的其中之一编码使用非R-码的资料。96.如申请专利范围第94项之编码器系统,其中用于短的运转长度之位元产生器操作为R-码编码器。97.如申请专利范围第94项之编码器系统,其中用于长的运转长度之位元产生器包含一短的运转单元及一长的运转单元,其中短的运转单元处理第一预定长度的码,且长的运转单元处理其余的位元,并决定那些其余的位元需被输出。98.一种用于编码输入资料之方法,包含以下步骤:提供一上下文筐;使用上下文筐来存取一记忆器而得到一概率状态;根据概率状态而产生一概率等级;致能许多位元产生器的其中之一,其中各许多位元产生器专属于至少一种不同的码,使得只使用该不同的码来编码,使得许多位元流产生器的其中之一编码此输入资料。99.一种用于解码包含许多码字的编码资料之方法,该方法包含以下步骤:将计数値载入与各运转计数器相关的计数器,其中当开始一新的运转时,计数値对应于编码期间所使用的码字记忆器之尺寸,当取得用于各运转计数器之新的码字时,该计数値被载入;每次取得码平时则使计数値增量,及当计数器减量至需时,则清除与该新的码字相关的位元产生器状态。100.如申请专利范围第99项之方法,其中各运转计数器对应一PEM状态。101.如申请专利范围第99项之方法,其中各运转计数器对应一上下文筐。102.一种用于解码包含许多码字的编码资料之方法,该方法包含以下步骤:每次要求一码字时,使计数器値增量,其中计数器値包含一目前的时间指示;当第一个码字开始时,储存计数器値作为一储存时间指示;比较储存时间指示加上编码器记忆器之尺寸与目前的时间指示;其中第一个码字之位元产生器状态被清除,且当目前的时间指示大于储存时间指示加上编码器记忆器之尺寸时,则要求第二个码字。103.如申请专利范围第102项之方法,其中储存时间指示包含一时间标记。104.如申请专利范围第102项之方法,进一步包含重新使用随后的码字之储存时间指示。105.一种用于解码包含许多码字的编码资料之方法,该方法包含以下步骤:储存对应一码字之索引,其中索引储存于一伫列中,且当要求码字时则储存此索引;标记伫列中的索引之进入成为有效;储存此进入中的码字,且如果码字完成则标记此进入为有效;输出来自欲被解码之伫列的资料,其中如果此伫列进入是有效的则码字被输出;及输出来自伫列进入之资料,且当从伫列输出资料时如果伫列进入被标记为无效,则指出资料对于解码器是无效的,其中响应从标记为无效的伫列接收资料,而以解码器来清除位元产生器状态资讯。106.一种用于解码一编码资料之解码器,该解码器包含:一上下文模组化机构用于提供上下文,其中此上下文模组化机构包含许多积体电路;一记忆器,被耦合至上下文模型以储存状态资讯,其中此记忆器响应由上下文模型所提供的各上下文而提供状态资讯;及许多解码器被耦合至记忆器,用于使用来自记忆器之状态资讯而解码码字,其中许多解码器使用许多R-码之码字,其中许多R-码包括至少最大可能符号的其中一个非最大长度运转,其后跟随着一最小可能符号。107.如申请专利范围第106项之解码器,其中非最大长度运转计数具有一独特的可解码字首。108.一种用于解码具有许多码字之码流的系统,该系统包含:一上下文模组化机构用于提供上下文,其中上下文模组化机构包含许多积体电路;一记忆器,被耦合至上下文模型以储存状态资讯,其中此记忆器响应由上下文模型所提供的各上下文而提供状态资讯;及许多解码器被耦合至记忆器,用于使用来自记忆器之状态资讯而解码码字。109.如申请专利范围第108项之系统,其中上下文模组化机构包含至少一上下文模型提供来自许多积体电路之上下文,及至少一上下文模型提供来自许多积体电路的第二个之上下文。110.如申请专利范围第109项之系统,其中在该许多积体电路的其中之一上的该至少一上下文模型,包含零顺序上下文模型。111.如申请专利范围第108项之系统,其中来自许多积体电路之上下文被直接提供至记忆器。112.如申请专利范围第108项之系统,其中第一部份的第一上下文是由一积体电路来提供,而第二部份的第一上下文是由第二积体电路来提供。113.如申请专利范围第17项之编码系统,其中位元产生器之位元产生器状态被更新,且在更新后的状态被写入记忆器之前,重新使用此位元产生器。114.如申请专利范围第113项之编码系统,其中于读取-修改-写入循环的修改阶段期间重新使用位元产生器。115.如申请专利范围第17项之编码系统,其中当在将一更新后的状态写入记忆器之前而重新使用时,位元产生器产生一非最小长度运转计数。116.如申请专利范围第17项之编码系统,其中位元产生器编码使用R-码定义的资料,使得各运转长度之后跟随着至少一未编码位元,使得相同运转长度的两个码字不会被解码于一列中。117.一种用于解码具有许多码字之码流的系统,该系统包含:一上下文模组化机构用于提供上下文;一记忆器,被耦合至上下文模型以储存状态资讯,其中此记忆器响应由上下文模型所提供的各上下文而提供状态资讯;及许多解码器被耦合至记忆器,用于使用来自记忆器之状态资讯而解码码字,其中至少许多解码器的其中之一包含一延迟容许解码器。118.如申请专利范围第117项之系统,其中至少许多解码器的其中之一根据在延迟之后可用的解码资料而执行可变长度移位。119.如申请专利范围第117项之系统,其中各许多解码器接收可变长度资料作为输入。120.如申请专利范围第119项之系统,其中许多解码器平行地解码可变长度输入资料。121.如申请专利范围第117项之系统,其中许多解码器的输出被分割成固定长度的插入字。图式简单说明:第一图为习知的二进位一致性编码器及解码器之方块图。第二图A为本发明之解码系统的方块图。第二图B为本发明之编码系统的一个实施例之方块图。第二图C为本发明之解码系统的一个实施例之方块图,其平行地处理上下文筐。第二图D为本发明之解码系统的一个实施例之方块图,其平行地处理概率等级。第三图指出本发明之非空白码流。第四图指出当从一范例组资料导出时,空白码流的一个实施例。第五图为本发明之R-编码器的位元流产生器及概率估计表的一个例子。第六图为本发明之编码器的一个实施例之方块图。第七图为本发明之位元产生器的一个实施例之方块图。第八图为本发明之重序单元的一个实施例之方块图。第九图为本发明之运转计数重序单元的一个实施例之方块图。第十图为本发明之运转计数重序单元的另一个实施例之方块图。第十一图为本发明之位元封包单元的一个实施例之方块图。第十二图为本发明之封包逻辑的一个实施例之方块图。第十三图为本发明之编码器位元产生器的一个实施例之方块图。第十四图A为本发明之解码系统的一个实施例之方块图。第十四图B为本发明之解码器的方块图。第十四图C为本发明之FIFO结构的一个实施例之方块图。第十五图A指出本发明之解码管道(pipeline)的一个实施例。第十五图B指出本发明之解码器的一个实施例。第十六图A为本发明之移相器(shifter)的一个实施例之方块图。第十六图B为本发明之移相器的另一个实施例之方块图。第十七图为具有外部上下文模型之系统的方块图。第十八图为具有外部上下文模型之另一个系统的方块图。第十九图为本发明之解码器的一个实施例之方块图。第二十图为具有分开位元产生器之解码器的一个实施例之方块图。第二十一图为本发明之位元产生器的一个实施例之方块图。第二十二图为本发明之长运转单元的一个实施例之方块图。第二十三图为本发明之短运转单元的一个实施例之方块图。第二十四图为本发明之启始及控制逻辑的一个实施例之方块图。第二十五图为使用司鲁普(snooper)解码器来重序资料的一个实施例之方块图。第二十六图为重序单元之另一个实施例的方块图。第二十七图为使用合并伫列之重序单元的另一个实施例之方块图。第二十八图为使用本发明之高频带宽度系统的方块图。第二十九图为使用本发明之高频带宽度匹配系统的方块图。第三十图为使用本发明之即时视频系统的方块图。第三十一图指出本发明之编码资料记忆器的一个实施例。第三十二图为本发明之解码的时间图(timing diagram)。第三十三图指出编码效率(相对于一致性使码长度正常化)对MPS概率之图形。 |
