| 主权项 |
1.一种半导体记忆体元件,形成于一晶片上,包括: 复数个记忆体记忆胞区块,位于行与列方向上,其 中每一记忆体记忆胞区块具有复数个记忆 体记忆胞,用以储存数据讯息; 复数个数据输入/输出电路,区分成一第一组和一 第二组,其中该第一和第二组排列以便对 应于记忆体记忆胞区块以及在所对应记忆体记忆 胞区块之间;以及 复数个位址信号电路,排列在该第一和第二组之间 ,用以接收内部使用之复数个位址信号; 其中,半导体记忆体元件包装藉由一Non-Outer-DQ-Inner -Control(NON-ODIC)型之封装,该 NON-ODIC型之封装具有数据输入/输出脚位之结构,每 一该数据输入/输出脚位对应到共同 排列于相邻一起之该第一与第二组之该数据输入/ 输出电路。2.如申请专利范围第1项所述之半导体 记忆体元件,其中该数据输入/输出电路分别包括 一 数据输入/输出垫和一数据输入/输出缓冲器。3.如 申请专利范围第2项所述之半导体记忆体元件,其 中该封装包括一NON-ODIC型之球状控 制阵列封装。4.如申请专利范围第3项所述之半导 体记忆体元件,其中该些位址信号电路分别包括一 位址 信号焊垫以及一位址信号缓冲器。5.如申请专利 范围第4项所述之半导体记忆体元件,更包括复数 个控制信号电路相邻排列于 第一组之该些数据输入/输出电路与在该些记忆体 记忆胞区块之间,并对应到该些数据输入 /输出电路之该第一组,其中该些控制信号电路分 别包括一控制信号垫和一控制信号缓冲器 。6.如申请专利范围第4项所述之半导体记忆体元 件,其中复数个线用以垫性连接到该数据输 入/输出、位址信号以及控制信号垫,以对应排列 于复数层结构之封装脚位。7.一种半导体记忆体 元件,形成于一晶片上,包括: 复数个记忆体记忆胞区块,位于行与列方向上,其 中每一记忆体记忆胞区块具有复数个记忆 体记忆胞,用以储存数据讯息; 复数个数据输入/输出电路,区分成一第一组和一 第二组,其中该第一和第二组排列以便对 应于记忆体记忆胞区块以及在所对应该些记忆体 记忆胞区块之间,其中该数据输入/输出电 路分别具有一数据输入/输出垫以及一数据输入/ 输出缓冲器; 复数个位址信号电路,排列在该第一和第二组之间 ,用以接收内部使用之复数个位址信号, 其中该些位址信号电路分别具有一位址信号焊垫 和一位址信号缓冲器;以及 复数个控制信号电路,相邻派列在该第一组之该数 据输入/输出电路和该些记忆体记忆胞之 间,并对应到该些数据输入/输出电路之该第一组, 其中该些控制信号电路分别具有一控制 信号焊垫和一控制信号缓冲器,以及其中半导体记 忆体元件包装藉由一 Non-Outer-DQ-Inner-Control(NON-ODIC)型之封装,该NON-ODIC型 之封装具有数据输入/输 出脚位之结构,每一该数据输入/输出脚位对应到 共同排列于相邻一起之该第一与第二组之 该数据输入/输出电路。8.如申请专利范围第7项所 述之半导体记忆体元件,其中复数个线用以垫性连 接到该数据输 入/输出、位址信号以及控制信号垫,以对应排列 于复数层结构之封装脚位。图式简单说明: 第一图绘示习知半导体记忆体元件之晶片布局区 块图形。 第二图绘示根据本发明之半导体记忆体元件之晶 片布局区块图形;以及 第三图绘示NON-ODIC型之具有接脚位布局的封装图 形。 |
