| 主权项 |
1.一种形成具有逻辑电路及记忆体电路之图案的方法至少包含:提供一已形成光阻层的晶片;形成一第一光罩于该光阻层上,其中包括不透光区域及第一图案区域两部分;进行第一次曝光将第一图案形成于该光阻层上,之后将该第一光罩移除;形成一第二光罩于该光阻层上;及进行第二次曝光将第二图案形成于该光阻层上,之后将该第二光罩移除。2.如申请专利范围第1项之方法,其中上述之第一光罩至少包含相移式光罩(phase shift mask)。3.如申请专利范围第1项之方法,其中上述之不透光区域至少包含铬(Cr)。4.如申请专利范围第1项之方法,其中上述之第二光罩至少包含下列之一:二元式光罩、半调式光罩。5.如申请专利范围第1项之方法,其中上述之第一图案至少包含部分之逻辑类电路图案。6.如申请专利范围第1项之方法,其中上述之第二图案至少包含记忆体类电路图案。7.如申请专利范围第2项之方法,其中上述之相移式光罩至少包含相缘光罩(phase-edge mask)。8.一种形成具有逻辑电路及记忆体电路之图案的方法至少包含:提供一已形成光阻层的晶片;形成一相移式光罩于该光阻层上,其中包括不透光铬膜区域及第一图案区域两部分;进行第一次曝光将第一图案形成于该光阻层上,之后将该相移式光罩移除;形成一二元式光罩于该光阻层上;及进行第二次曝光将第二图案形成于该光阻层上,之后将该二元式光罩移除。9.如申请专利范围第8项之方法,其中上述之相移式光罩至少包含相缘光罩(phase-edge mask)。10.如申请专利范围第8项之方法,其中上述之第一图案至少包含部分之逻辑类电路图案。11.如申请专利范围第8项之方法,其中上述之第二图案至少包含记忆体类电路图案。12. 一种形成具有逻辑电路及记忆体电路之图案的方法至少包含:提供一已形成光阻层的晶片;形成一相移式光罩于该光阻层上,其中包括不透光铬膜区域及第一图案区域两部分;进行第一次曝光将第一图案形成于该光阻层上,之后将该相移式光罩移除;形成一半调式光罩于该光阻层上;及进行第二次曝光将第二图案形成于该光阻层上,之后将该半调式光罩移除。13. 如申请专利范围第12项之方法,其中上述之相移式光罩至少包含相缘光罩。14. 如申请专利范围第12项之方法,其中上述之第一图案至少包含部分之逻辑类电路图案。15. 如申请专利范围第12项之方法,其中上述之第二图案至少包含记忆体类电路图案。16. 一种形成具有逻辑电路及记忆体电路之图案的方法至少包含:提供一已形成光阻层的晶片;形成一相移式光罩于该光阻层上,其中包括不透光铬膜区域及第一图案区域两部分;进行第一次曝光将第一图案形成于该光阻层上,之后将该相移式光罩移除;形成一合并式光罩于该光阻层上,该合并式光罩包含二元式光罩与半调式光罩;及进行第二次曝光将第二图案形成于该光阻层上,之后将该合并式光罩移除。17. 如申请专利范围第16项之方法,其中上述之相移式光罩至少包含相缘光罩。18. 如申请专利范围第16项之方法,其中上述之第一图案至少包含部分之逻辑类电路图案。19. 如申请专利范围第16项之方法,其中上述之第二图案至少包含记忆体类电路图案。20. 一种形成具有逻辑电路及记忆体电路之图案的方法至少包含:提供一已形成光阻层的晶片;形成一合并式光罩于该光阻层上,该合并式光罩包含二元式光罩与半调式光罩;进行第一次曝光将第一图案形成于该光阻层上,之后将该合并式光罩移除;形成一相移式光罩于该光阻层上,其中包括不透光铬膜区域及第二图案区域两部分;及进行第二次曝光将第二图案形成于该光阻层上,之后将该相移式光罩移除。21. 如申请专利范围第20项之方法,其中上述之相移式光罩至少包含相缘光罩。22. 如申请专利范围第20项之方法,其中上述之第一图案至少包含记忆体类电路图案。23. 如申请专利范围第20项之方法,其中上述之第二图案至少包含部分之逻辑类电路图案。 |
