| 主权项 |
1.一种具有降低充电电流之记忆体阵列,系于一积体电路(IC)包含记忆体单元之阵列,记忆体单元以列及行排列,记忆体单元在每一行皆包含一对位元线,每行之该对位元线用以传送一单元及其互补之资料,且其中该位元线延积体电路之一层排列,其中于成对之位元线之间有一电容CINT,且于一对位元线之任一位元线和相邻行之位元线之间有一电容CEXT,改良包括:安排位元线之间距,使成对位元线之间距大于各对位元线和相邻行之位元线之间距。2.如申请专利范围第1项之记忆体阵列,其中在积体电路之中,位元线之间距安排使得成对位元线间之电容CINT小于一行之成对位元线和相邻行之相邻位元线之间的电容CEXT。3.如申请专利范围第2项之记忆体阵列,其中在积体电路之中,于各读取周期之前,位元线预充电,且当CINT小于CEXT时,位元线之充电所需电流较当CINT大于或等于CEXT时,位元线之充电所需电流为低。4.如申请专利范围第1项之记忆体阵列,其中在积体电路之中,位元线为主位元线。5.如申请专利范围第1项之记忆体阵列,其中在积体电路之中,位元线直接连接至该阵列之记忆体单元。6.如申请专利范围第5项之记忆体阵列,其中在积体电路之中,位元线排列于积体电路之第一层,该积体电路包含第二层,且主位元线排列于该第二层之上,且主位元线经由开关装置而连接至第一层之位元线,主位元线予以配对,各对主位元线用以传送一单元之资料及其互补资料;且其中每一对主位元线之间距大于成对主位元线和相邻主位元线间之距离。7.一种具有降低充电电流之记忆体阵列,系于一积体电路(IC),包含一记忆体单元之阵列,记忆体单元以列及行之方式配置,记忆体单元在每一行皆包含一对位元线,各行之该对位元线用以传送一单元之资料及其互补资料,且其中该位元线排列于积体电路之一层,其中于成对之位元线之间有一电容CINT,且于一对位元线之任一位元线和相邻行之位元线间有一电容CEXT,改良包括:安排位元线之间距,使成对之位元线间之电容CINT小于一行之成对位元线和相邻行之相邻位元线间之电容CEXT。8.如申请专利范围第7项之记忆体阵列,其中在积体电路之中,于各读取周期之前,位元线预充电,且当CINT小于CEXT时,位元线之充电所需电流较当CINT大于或等于CEXT时,位元线之充电所需电流为低。9.如申请专利范围第7项之记忆体阵列,其中在积体电路之中,该位元线为主位元线,且经由辅助位元线耦合至该阵列之记忆体单元。10.一种具有降低充电电流之记忆体阵列,系于一积体电路(IC),包含一记忆体单元之阵列,记忆体单元以列及行之方式配置,记忆体单元在每一行皆包含一对位元线,各行之该对位元线用以传送一单元之资料及其互补资料,且其中该位元线排列于积体电路之一层,其中对于各对位元线之间有一电容CINT,且于相邻行之位元线之间有一电容CEXT,且其中位元线于记忆体单元之每一读取动作之前予以预充电,改良包括:降低该阵列之位元线充电所需之充电电流之方法包含:于位元线之间留出间隙,使成对位元线之间距大于各对位元线和相邻之位元线间之距离。11.如申请专利范围第10项之记忆体阵列,其中在积体电路之中,位元线之间距安排使得成对位元线之间的电容CINT小于一行之成对位元线和相邻行之相邻位元线之间的电容CEXT。12.一种具有降低充电电流之记忆体阵列,系于一积体电路(IC),包含一记忆体单元之阵列,记忆体单元以列及行之方式配置,每一行之记忆体单元皆包含一对位元线,且排列于该积体电路之第一层之内,一对位元线其中之一位元线用以传送包含于与其关连之行之记忆体单元内之资料,而该对位元线之另一位元线用以传送该资料之互补,该积体电路亦包含排列于第二层之内的主位元线,该主位元线耦合至一预定数目之位元线,且该主位元线以成对方式配置,一对主位元线其中之一MBL用以传送一个以上位元线之资料,而该对主位元线之另一MBL用以传送该资料之互补,且其中于成对之主位元线间有一电容MCINT,而于一对主位元线之一主位元线和相邻主位元线之间有一电容MCEXT,该改良包括:主位元线之间距安排使得成对主位元线间之电容MCINT小于成对主位元线和相邻主位元线间之电容MCEXT。13.如申请专利范围第12项之记忆体阵列,其中在积体电路之中,于每一读取周期之前,主位元线预充电,且其中当MCINT小于MCEXT时,主位元线之充电所需电流较当MCINT大于或等于MCEXT时,主位元线之充电所需电流为低。图式简单说明:第一图为一先前技术之记忆体系统之部分示意、部分方块图;第二图为一先前技术之部分位元线布局之简化俯视图(未按比例);第二图A显示关于第一图及第二图之记忆体阵列之位元线于各读写周期之前与之后之预充电;第三图A及第三图B为显示内部电容(CINT)及对应之成对位元线之两种可能状况之简化图;第四图A、第四图B、第四图C及第四图D为显示外部电容(CEXT)及相对应之相邻行之位元线之4种可能状况之简化图;第五图说明了根据本发明,位元线之间距偏移情形;第六图为显示充电电流之变化为不同位元线间距之一函数的略图,第七图A、第七图B及第七图C分别显示位元线及主位元线形成于不同层之积体电路横截面图;位元线(BLs)及主位元线(MBLs)之布局与互连;以及主位元线之配对与其至感测放大器之连接;第八图为根据本发明之第七图型式结构之主位元线之一布局;且第八图A、第八图B分别为显示位元线至个别主位元线之互连示意图;以及显示本发明之主位元线布局之示意图。 |
