| 主权项 |
1.一种可重构处理单元,包括: 一阵列,该阵列包括复数个处理元件,各该些处理 元件包括复数个输入端与复数个输出端; 一内部连接结构,该内部连接结构包括架构于该阵 列内之复数个第一内连接资料路径与复数 个第二内连接资料路径,各该些第一内连接资料路 径系相互平行排列于一第一方向,并且各 该些第一内连接资料路径连接于该些处理元件的 该些输入端与该些输出端之间的位置被切割 成为复数个滙流排段,并且该些第一内连接资料路 径更包括复数个输入多工器与复数个三态 输出装置,各该些输入多工器系用以连接至各该些 处理元件之该些输入端其中之一,各该些 三态输出装置系用以连接至各该些处理元件之该 些输出端其中之一,各该些第二内连接资料 路径系相互平行排列于一第二方向,该些第一内连 接资料路径与该些第二内连接资料路径形 成一棋盘式通路,该棋盘式通路包括复数个棋盘格 ,各该些棋盘格围绕住各该些处理元件; 以及 复数个滙流排连接器位于该些滙流排段之间以及 该些第一内连接资料路径与该些第二内连接 资料路径之间,用以选择性的达成相邻的二滙流排 段的连接与不连接,以及选择性的达成各 该些第一内连接资料路径与各该些第二内连接资 料路径的连接与不连接。2.如申请专利范围第1项 所述之可重构处理单元,其中各该些第一内连接资 料路径包括复数 个资料轨道。3.如申请专利范围第2项所述之可重 构处理单元,其中各该些第一内连接资料路径内之 各该 些资料轨道包括复数个位元宽度。4.如申请专利 范围第1项所述之可重构处理单元,其中各该些第 二内连接资料路径包括复数 个资料轨道。5.如申请专利范围第4项所述之可重 构处理单元,其中各该些第二内连接资料路径内之 各该 些资料轨道包括复数个位元宽度。6.如申请专利 范围第1项所述之可重构处理单元,其中该些处理 元件包括复数个记忆体、复 数个特殊功能单元、复数个乘法器与复数个数学 逻辑运算单元;7.如申请专利范围第6项所述之可重 构处理单元,其中该些特殊功能单元更包括复数个 通道 缓冲暂存器,用以将输入资料暂存于该些通道缓冲 暂存器,来作为该些特殊功能单元之特定 运作资料。8.如申请专利范围第6项所述之可重构 处理单元,其中该些乘法器更包括复数个通道缓冲 暂 存器,用以将输入资料暂存于该些通道缓冲暂存器 ,来作为该些乘法器之乘法运算资料。9.如申请专 利范围第6项所述之可重构处理单元,其中该些数 学逻辑运算单元更包括复数个 通道缓冲暂存器,用以将输入资料暂存于该些通道 缓冲暂存器,作为该些数学逻辑运算单元 之运算资料。10.如申请专利范围第1项所述之可重 构处理单元,其中各该些输入多工器之复数个输入 端系 连接至该些第一内连接资料路径内之该些资料轨 道,并选择性的连接至各该些处理元件之该 些输入端其中之一。11.如申请专利范围第10项所 述之可重构处理单元,其中各该些输入多工器之该 些输入端更 包括一接地输入端用以将各该些处理元件之各该 些通道缓冲暂存器清除。12.如申请专利范围第1项 所述之可重构处理单元,其中各该些三态输出装置 系将各该些处理 元件之该些输出端其中之一选择性的连接至该些 第一内连接资料路径内之该些资料轨道。13.如申 请专利范围第1项所述之可重构处理单元,其中该 些滙流排连接器更包括选择性的作 二方向的资料传递。图式简单说明: 第一图其所绘示为本发明可重构处理单元; 第二图其所绘示为处理单元与通道缓冲暂存器之 间的关系; 第三图其所绘示为输入多工器与三态输出装置与 资料轨迹的连接关系图; 第四图其所绘示为滙流排连接器与处理单元间之 相对位置图;以及 第五图其所绘示为滙流排连接器电路图。 |
