| 主权项 |
1.一种合并记忆体逻辑(MML)积体电路,包括:一记忆体;一可调时脉产生器,其被规划以产生一可调延迟时脉信号,该可调延迟时脉信号被延迟以回应加于该可调时脉产生器上之一控制信号;一缓冲器,操作上与该记忆体联合,具有一时脉输入,共用以接收该可调延迟时脉信号且被规划以接收一输入资料信号,并由其产生一相应输出资料信号以回应该可调延迟时脉信号;以及一可程式逻辑电路,操作上与该可调时脉产生器联合,系被规划以根据所加其上之程式而产生该控制信号。2.如申请专利范围第1项之积体电路,其中该可调时脉产生器之构型系可接收一输入时脉信号并由其产生该可调延迟时脉信号,该可调延迟时脉信号系相对该输入时脉信号被延迟一可调间隔。3.如申请专利范围第2项之积体电路,其中该可调时脉产生器包括;一时脉产生器其构型系可接收该输入信号并由其产生一输出时脉信号;及一可调延迟电路它可接收该输出时脉信号并由其产生该可调延迟时脉信号,该可调延迟时脉信号系相对该输出时脉信号被延迟多数可选择延迟间隔中一选择之间隔。4.如申请专利范围第3项之积体电路,其中该可调延迟电路包括:多数延迟电路,其个别电能之构型可接收该输出时脉信号并由其产生个别之延迟时脉信号,该可调延迟时脉信号系相对该输出时脉信号被延迟一个别预定延迟时间;及耦合方法,操作上与该多数延迟电路联合,供选择性耦合该延迟时脉信号中之一信号至该缓冲器之该时脉输入。5.如申请专利范围第4项之积体电路,其中该选择性耦合方法包括多数开关,每一开关均有第一种情况即该开关可由该缓冲器之该时脉输入截断相联之延迟电路且有第二种情况即该开关可连接相联延迟电路至该缓冲器之该时脉输入。6.如申请专利范围第5项之积体电路,其中该可程式化逻辑电路之构型系可产生多数控制信号,且其中该多数开关中之个别开关系回应该多数控制信号中之个别信号以产生该第一及第二种情况中之一种情况。7.如申请专利范围第6项之积体电路,其中该可程式化逻辑电路包括多数控制电路,该多数控制电路中之个别电路可产生该多数控制信号中之一个别信号。8.如申请专利范围第7项之积体电路,其中该可程式化逻辑电路之构型系根据该程式以产生多数输入控制信号,且其中该多数控制电路中之一个别电路系回应该输入控制信号中之一个别信号以便相联开关可连接相联延迟电路至该缓冲器之该时脉输入。9.如申请专利范围第8项之积体电路,其中该多数控制电路之每一电路系回应方式输入信号以促使相联之控制电路对第一方式之相联输入控制信号无回应且促使相联之控制信号对第二方式之相联输入控制信号有反应。10.一种合并记忆体逻辑(MML)积体电路,包括:一记忆体;一第一可调时脉产生器,其构型以产生一第一可调延迟时脉信号,该第一可调延迟时脉信号系回应施加于该第一可调时脉产生器上之第一控制信号而被延迟;一输入缓冲器,操作上与该记忆体联合,该输入缓冲器具有一用以接收该第一可调延迟时脉信号之时脉输入,且其构型以接收第一输入资料信号并由其提供一相应第一输出资料信号至该记忆体,而回应该第一可调延迟时脉信号;一第二可调时脉产生器,其构型以产生一第二可调延迟时脉信号,该可调延迟时脉系回应施加于该第二可调时脉产生器上之第二控制信号而被延迟;一输出缓冲器,回应该记忆体,该输出缓冲器具有一用以接收该第二可调延迟时脉信号之一时脉输入,且被规划以接收一来自该记忆体之第二输入资料信号,并由其产生一相应第二输出资料信号,以回应该第二可调延迟时脉信号;以及一可程式化逻辑电路在操作上与该第一及第二可调时脉相结合,其被规划成根据所加上之程式以产生该第一及第二控制信号。11.如申请专利范围第10项之积体电路,其中该第一可调时脉产生器之构型系可接收第一输入时脉信号并由其产生第一可调延迟时脉信号,第一可调延迟时脉信号系相对该第一输入时脉信号被延迟第一可调间隔;及其中该第二可调时脉产生器之构型系可接收一第二输入时脉信号并可由其产生第二可调延迟时脉信号,第二可调延迟时脉信号系相对该第二输入时脉信号被延迟一第二可调间隔。12.如申请专利范围第11项之积体电路,其中该第一及第二输入时脉信号包括一共同输入时脉信号,且更包括可产生该共同输入时脉信号之一逻辑电路。13.如申请专利范围第12项之积体电路,其中该第一及第二可调时脉产生器中之一个别产生器包括:一时脉产生器其构型可接收共同输入时脉信号并由其产生一输出时脉信号;及一可调延迟电路它可接收该输出时脉信号并由其产生相联可调延迟时脉信号,此相联可调延迟时脉信号系相对该输出时脉信号由多数可选择延迟间隔中之一选择间隔予以延迟。14.如申请专利范围第13项之积体电路,其中该可调延迟电路包括:多数延迟电路,其一各别电路之构型系可接收该输出时脉信号并由其产生一各别延迟时脉信号,该延迟时脉信号系相对该输出时脉信号被延迟一各别预定延迟;及耦合方法,操作上与该多数延迟电路联合,供选择性耦合该延迟时脉信号中之一信号至相联缓冲器之时脉输入。15.如申请专利范围第14项之积体电路,其中该选择性耦合之方法包括多数开关,该多数开关中之每一开关具有第一种情况其中该开关可使相联延迟电路与相联缓冲器之该时脉输入断接且有第二种情况其中该开关可连接相联延迟电路至相联缓冲器之时脉输入。16.如申请专利范围第15项之积体电路,其中该可程式化逻辑电路之构型系可产生多数控制信号,与其中该多数开关中之个别开关系响应该多数控制信号之一个别信号以产生该第一及第二种情况中之一种情况。17.如申请专利范围第16项之积体电路,其中该可程式化逻辑电路包括多数控制电路,该多数控制电路中之一个别电路可产生该多数控制信号中之一个别信号。18.如申请专利范围第17项之积体电路,其中该可程式化逻辑电路之构型可根据该程式以产生多数输入信号,与其中该多数控制电路之一个别电路系响应该输入控制信号中之一个别信号以使相联开关可连接相联延迟电路至该缓冲器之该时脉输入。19.如申请专利范围第18项之积体电路,其中该多数控制电路中之每一电路系受方式输入信号之反应以促使相联控制电路对第一方式之相联输入控制信号无反应且促使相联控制信号对第二方式之相联输入控制信号有反应。图式简单说明:第一图为按习用记忆体积体电路说明缓冲器电路之线路图。第二图为根据本发明之一实体说明缓冲器电路之合并记忆体逻辑(MML)积体电路之线路图。第三图为根据本发明之一实体对一可调时脉产生器之控制电路及开关之线路图。第四图为根据本发明之另外一实体对一可调时脉产生器之一系列开关及控制电路之线路图。 |
