记忆体单胞配置及其制造方法

摘要

本发明设计一种记忆体单胞配置,其具有许多设置在半导体基体(10)中之最好是铁电性之记忆体单胞(S),单胞(S)具有一些在半导体基体(10)之主面中于纵向方向中平行延伸之位元线沟渠(la-le),其底部中分别设置位元线(15a-15b),位元线沟渠之顶端分别设置源极/汲极区且位元线沟渠之壁中分别设置通道区(17a-17d;20a-20d);须在其中一个壁上形成通道区(17a-17d),使该处形成相关之记忆体单胞(S)之可控制的选择电晶体,而在另一壁上须形成通道区(20a-20d),使该处之电晶体导通;一些在横向方向中沿着半导体基体(1O)之主面经由位元线沟渠(la-le)而延伸之隔离之字线(2a-2d),其系用来控制上述之选择电晶体;一些在横向方向中于半导体基体(10)上之主面中延伸之隔离沟渠(3a-3c),其系用来使源极/汲极区在相邻记忆体单胞(S)之纵向方向中相隔离;单胞(S)分别具有一种最好是铁电性之电容器(CEUl-CEU3;CE0;70),此种电容器是与相关记忆体单胞(S)之源极/汲极区(25b,26b,27b)相连接且配置于字线(2a-2d)上方。

主权项

1.一种记忆体单胞配置,其具有许多设置在半导体基体(10)中之最好是铁电性之记忆体单胞(S),其特征为具有:在半导体基体(10)之主面中在纵向中平行延伸之位元线沟渠(1a-1e),在沟渠底部中分别设置位元线(15a-15d),在沟渠顶端分别设置源极/汲极区(25a-25d)且在沟渠壁分别设置通道区(17a-17d;20a-20d);通道区(17a-17d),须形成在壁上,使该处可形成相关记忆体单胞(S)之可控制之法择电晶体,而通道区(20a-20d)须形成在另一壁上,使该处之电晶体截止(off);沿着半导体基体(10)之主面而在横向方向中经由位元线沟渠(1a-1e)而延伸之字线,字线是用来控制上述之选控电晶体;在半导体基体(10)之主面中在横向方向中延伸之隔离沟渠(3a-3c),这些隔离沟渠是用来在相邻之记忆体单胞(S)之纵向方向中使源极/汲极区相隔离;最好是铁电性之电容器(CEU1-CEU3;CEO;70),其是与相关之记忆体单胞(S)之源极/汲极区(25b,26b,27b)相连接且配置于字线(2a-2d)上方。2.如申请专利范围第1项之记忆体单胞配置,其中在其中一个壁上之通道区(20a-20d)是关闭的(off)而在另一个壁上之通道区(17a-17d)是导通的(on)。3.如申请专利范围第1或第2项之记忆体单胞配置,其中一方面在源极/汲极区(25a-25d)和通道区(17a-17d;20a-20d)之间且另一方面在源极/汲极区(25a-25d)和字线(2a-2d)之间设置氧化层。4.如申请专利范围第1项之记忆体单胞配置,其中字线(2a-2d)具有一种侧面绝缘之由氧化矽或氮化矽所构成之间隔层(spacer)。5.如申请专利范围第1项之记忆体单胞配置,其中字线(2a-2d)在其上侧具有一种绝缘之由氧化矽或氮化矽所构成之间隔层。6.如申请专利范围第1,4或5项之记忆体单胞配置,其中字线(2a-2d)完全埋入一种隔离层(50)中,隔离层(50)最好是具有磷矽酸盐玻璃。7.如申请专利范围第6项之记忆体单胞配置,其中接触插头(55a-55c)经过上述之隔离层(50),这些接触插头分别形成一种至相关之记忆体单胞之选择电晶体之源极/汲极区(25b,26b,27b)之接触区。8.如申请专利范围第7项之记忆体单胞配置,其中接触插头(55a-55c)是设置在隔离沟渠(3a-3c)和字线(2a-2d)之间的区域中之位元线沟渠(1a-1e)之顶端上。9.如申请专利范围第8项之记忆体单胞配置,其中与接触插头(55a-55c)相关者是在隔离层(50)上设置一种相对应之电容器下部电极(CEU1-CEU3),这些下部电极最好是具有一种设于其中之位障层。10.如申请专利范围第9项之记忆体单胞配置,其中在电容器下部电极(CEU1-CEU3)上方和介于其间之隔离层(50)上方之很大平面上设置一种由铁电质(最好是钽酸锶铋)所构成之层(70)。11.如申请专利范围第10项之记忆体单胞配置,其中在上述由铁电质所构成之层(70)上方之很大平面上设置一个共用之电容器上部电极(CEO)。12.如申请专利范围第1,4或5项之记忆体单胞配置,其中位元线(1a-1e)之沟渠,位元线(1a-1e)之顶端,字线(2a-2d)和隔离沟渠(3a-3d)分别具有一种最小之结构宽度F,介于二个隔离沟渠(3a-3d)之间的范围是2F且每一个记忆体单胞所具有之范围是6F2。13.如申请专利范围第12项之记忆体单胞配置,其中各电容器之下部板面(CEU1-CEU3)所具有之范围是2F2。14.如申请专利范围第13项之记忆体单胞配置,其中设有各电容器之下部板面(CEU1-CEU3),其在横向方向中于二个相邻之位元线沟渠(1a,1b)之间的区域中以及在纵向方向中于字线(2a)和相邻之隔离沟渠(3b)之间或于字线(2a)和隔离沟渠(3b)之间的区域中分别以二分之一的板面覆盖这些区域。15.一种记忆体单胞配置之制造方法,此种单胞配置最好具有申请专利范围前几项中至少一项之铁电性记忆体单胞,此种制造方法之特征是以下各步骤:制备半导体基体(10);最好是以STI-技术在半导体基体(10)之主面中形成位元线沟渠(1a-1e);最好是以同时植入或扩散之方式来形成位元线(15a-15d)和源极/汲极区(25a-25d);藉由位元线沟渠(1a-1e)之二个壁中之一之掺杂度之改变以及沈积一种闸极隔离层来形成上述之选择电晶体;形成字线以及一些最好是铁电性之电容器(CEU1-CEU3;CEO;70)。16.如申请专利范围第15项之方法,其中字线(2a-2d)之形成包括以下各步骤:在一个很大之面积上沈积一层由字线材料(最好是多晶矽)所构成之层;依据字线之结构形成一种最好是由氧化物所构成之硬遮罩;利用硬遮罩来对字线(2A-2d)进行蚀刻。17.如申请专利范围第16项之方法,其中字线(2A-2d)之形成另外包括以下各步骤:保留硬遮罩于字线之上侧以作为上部之绝缘用之隔离层;形成侧面之绝缘用之隔离层(30),其最好由氧化矽或氮化矽所构成。18.如申请专利范围第15,16或17项之方法,其中包括以下各步骤:沈积一层隔离层(50)且将其整平,此隔离层最好是由掺杂之矽酸盐玻璃所形成或由未掺杂之氧化物或具有掺杂之矽酸盐玻璃之未掺杂的氮化物所构成之双层所形成;在隔离层(50)中形成一些贯穿孔以便与源极/汲极区相接触;沈积一层由接触插头材料所构成之层且对此层进行回蚀刻直至隔离层(50)为止。19.如申请专利范围第18项之方法,其中包括以下各步骤:在隔离层(50)(其具有复数个接触插头(55a-55c))上沈积一层最好是由TiN所构成之导电性位障层(60);在导电性位障层(60)上沈积一层由电容器下部电极(CED1-CEU3)之材料(最好是Pt)所构成之层;对导电性位障层(60)和此种由电容器下部电极(CEU1-CEU3)之材料所构成之层进行结构化以形成电容器下部电极(CEU1-CEU3)。20.如申请专利范围第19项之方法,其中包括以下各步骤:在电容器下部电极(CEU1-CEU3)和隔离层(50)上方之很大面积上沈积一层由铁电性材料所构成之层(70);在此种由铁电性材料所构成之层(70)上之很大面积上沈积一层由电容器上部电极(CEO)之材料(最好是Pt)所构成之层;使周边裸露出来且最好将此种单胞阵列包对于另一隔离层中。图式简单说明:第一图本发明之记忆体单胞配置之实施形式中单胞阵列之俯视图。第二图沿着第一图之线A-A'所看到之单胞阵列之垂直方向之横切面。第三图沿着第一图之线B-B'所看到之单胞阵列之垂直方向之横切面。