| 主权项 |
1.一种半导体记忆装置,其特征在于:含有 记忆胞阵列:具有各多数条互相交叉的资料线和字 元线及配置于这些资料线和字元线之交叉 部的电可重写非挥发性记忆胞; 多数感测放大电路:连接于前述资料线,具有将来 自前述记忆胞阵列的读出资料透过感测节 点读出而锁定的功能及载入给记忆胞阵列的写入 资料而锁定的功能; 记忆电路:记忆载入前述感测放大电路的写入资料 ;及, 电路:在写入动作后的写入验证读出动作之前,将 根据载入资料被指示写入的感测放大电路 根据记忆电路之记忆内容如载入资料重设者。2. 一种半导体记忆装置,其特征在于:含有 记忆胞阵列:具有各多数条互相交叉的资料线和字 元线及配置于这些资料线和字元线之交叉 部的电可重写非挥发性记忆胞; 多数感测放大电路:连接于前述资料线,具有将来 自前述记忆胞阵列的读出资料透过感测节 点读出而锁定的功能及载入给记忆胞阵列的写入 资料而锁定的功能; 记忆电路:记忆载入前述感测放大电路的写入资料 ;及, 电路:将对于由字元线所选择之真的写入分割成多 数次而进行分割写入时,当第n(n为2以上 的整数)次的分割写入之际,在到第(n-1)次的分割写 入将根据载入资料进行写入般地所指示 的感测放大电路根据记忆电路之记忆内容如前述 载入资料重设者。3.根据申请专利范围第1项之半 导体记忆装置,其中前述感测放大电路含有 锁定电路:为了锁定读出给感测节点的记忆胞资料 ; 感测用NMOS电晶体:连接于锁定电路互补的一对记 忆节点中的第一记忆节点和接地节点之间 ,闸极连接于感测节点; 第一资料锁定用NMOS电晶体:在锁定电路之第一记 忆节点和接地节点之间串联连接于感测用 NMOS电晶体,根据预定期间施加于闸极的第一资料 锁定信号控制成接通状态;及 转移间周NMOS电晶体:插入感测节点和锁定电路互 补的一对记忆节点中的第二记忆节点之间 ,于记忆胞读出时控制成断开状态,于记忆胞写入 时控制成接通状态。4.根据申请专利范围第3项之 半导体记忆装置,其中前述感测放大电路更含有 第二资料锁定用NMOS电晶体:在前述锁定电路之第 二记忆节点和接地节点之间串联连接于感 测用NMOS电晶体,根据施加于闸极的反向读出动作 用第二资料锁定信号控制成接通状态。5.根据申 请专利范围第3项之半导体记忆装置,其中前述锁 定电路在指示写入的感测放大电 路,在写入验证读出动作之前将第二记忆节点之电 位重设成接地电位。6.根据申请专利范围第3项之 半导体记忆装置,其中前述记忆电路具备 第一NMOS电晶体:汲极连接于前述锁定电路之第一 记忆节点,写入资料锁定信号输入其闸极 ,其源极连接于写入资料记忆节点;及 第二NMOS电晶体:汲极连接于前述锁定电路之第二 记忆节点,其闸极连接于写入资料记忆节 点; 并且其中前述重设电路具备第三NMOS电晶体: 汲极连接于第二NMOS电晶体之源极,其闸极输入重 设信号,其源极连接于接地电位。7.根据申请专利 范围第6项之半导体记忆装置,其中前述记忆电路 对于对应的感测放大电路 ,在记忆根据载入资料指示写入的状态,将写入资 料记忆节点之电位充电。8.根据申请专利范围第6 项之半导体记忆装置,其中更含有连接于前述写入 资料记忆节点的 记忆资料保持用电容器及记忆资料锁定用正反电 路之一方。9.根据申请专利范围第3项之半导体记 忆装置,其中前述记忆电路具备 第一NMOS电晶体:汲极连接于锁定电路之第二记忆 节点,写入资料锁定信号输入其闸极,其 源极连接于写入资料记忆节点;及 第一PMOS电晶体:汲极连接于锁定电路之第一记忆 节点,其闸极连接于写入资料记忆节点; 前述重设电路具备 第二PMOS电晶体:汲极连接于第一PMOS电晶体之源极, 其闸极输入重设信号,其源极连接于 电源电位。10.根据申请专利范围第9项之半导体记 忆装置,其中前述记忆电路对于对应的感测放大电 路 ,在记忆根据载入资料指示写入的状态,将写入资 料记忆节点之电位放电。11.根据申请专利范围第1 项之半导体记忆装置,其中进行对于为字元线所选 择之页的写入时 , (a)将写入资料载入感测放大电路之锁定电路, (b)辨别指示写入的感测放大电路,使记忆电路记忆 , (c)进行写入动作, (d)对于根据所载入的写入资料指示写入的感测放 大电路,根据记忆电路之记忆内容重设资 料, (e)进行写入动作后的写入验证读出动作, (f)判断1页分的感测放大电路之资料是否全部变成 写入完毕状态,完毕时结束写入动作,未 完毕时转移到(c)步骤。12.根据申请专利范围第2项 之半导体记忆装置,其中当第n次的分割写入之际, 在将第n次的 分割写入之资料载入感测放大电路之前或之后,感 测放大电路之逻辑进行和通常读出动作反 转的反向读出动作。13.根据申请专利范围第2项之 半导体记忆装置,其中在将n次的分割写入之资料 载入感测放 大电路之前或后,将前述感测放大电路根据记忆电 路之记忆内容重设,其后在进行写入动作 之前进行写入验证读出动作。14.一种半导体记忆 装置,其特征在于:含有 记忆胞阵列:具有各多数条互相交叉的资料线和字 元线及配置于这些资料线和字元线之交叉 部的电可重写非挥发性记忆胞; 多数感测放大电路:连接于前述资料线,具有将来 自前述记忆胞阵列的读出资料透过感测节 点读出而锁定的功能及载入给记忆胞阵列的写入 资料而锁定的功能;及, 记忆电路:记忆载入前述感测放大电路的写入资料 ,到得到第一写入通过判断为止进行写入 动作及写入验证动作的周期,第一写入通过判断后 ,在根据载入资料指示写入的感测放大电 路,根据记忆电路之记忆内容如载入资料重设感测 放大电路之资料,再度进行写入验证读出 动作者。15.根据申请专利范围第14项之半导体记 忆装置,其中在到得到前述第一写入通过判断为止 所进行的写入动作及写入验证动作的周期,以每周 期写入电压阶段地变高的升压写入方式进 行写入。16.根据申请专利范围第11项之半导体记 忆装置,其中再度进行写入验证读出动作的结果, 对于被判断写入不充分的记忆胞进行追加写入动 作,将当时的写入电压控制成回到升压写入 方式的起始电压。17.根据申请专利范围第14项之 半导体记忆装置,其中再度进行写入验证读出动作 的结果, 对于被判断写入不充分的记忆胞进行追加写入动 作,将当时的写入电压控制成回到由升压写 入方式的起始电压超高1级或2级分的电压。18.根 据申请专利范围第1项之半导体记忆装置,其中前 述记忆胞同时选择控制与多数资料线 对应所设的多数记忆胞,被控制成选择时将对应的 资料线之电荷根据所选择的记忆胞之临界 値放电或不放电,共同连接多数记忆胞之放电电荷 路径。19.一种半导体记忆装置,其特征在于:含有 记忆胞阵列:具有各多数条互相交叉的资料线和字 元线及配置于这些资料线和字元线之交叉 部的电可重写非挥发性记忆胞; 多数感测放大电路:连接于前述资料线,具有将来 自前述记忆胞阵列的读出资料透过感测节 点读出而锁定的功能及载入给记忆胞阵列的写入 资料而锁定的功能; 记忆电路:记忆载入前述感测放大电路的写入资料 ;及, 错误写入检测电路:根据写入动作之间保持于此记 忆电路的资料和因对于前述记忆胞阵列的 通常读出动作或写入验证读出动作而在前述感测 节点所得到的资料之逻辑,使通知进行了错 误写入的资料读出给前述感测放大电路者。20.根 据申请专利范围第19项之半导体记忆装置,其中前 述感测放大电路以锁定电路为主体 所构成,该锁定电路具有互补的第一及第二记忆节 点,第二记忆节点选择地透过感测节点连 接于资料线, 前述记忆电路具备记忆MOS电晶体:以闸极为写入资 料记忆节点,动态地记忆与载入前述锁 定电路的写入资料对应的电位;及,写入用MOS电晶 体:设于此记忆MOS电晶体之写入资料记 忆节点和前述锁定电路之第一及第二记忆节点的 任何一方之间所构成, 前述错误写入检测电路系由错误写入核对用MOS电 晶体:在载入前述锁定电路之写入资料的 第二记忆节点和接地端子之间和前述记忆MOS电晶 体串联连接,写入动作结束后被接通驱动 ;及,感测用MOS电晶体:根据前述感测节点之电位控 制闸极所构成。21.根据申请专利范围第20项之半 导体记忆装置,其中前述记忆电路之记忆MOS电晶体 为NMOS 电晶体,前述写入用MOS电晶体设于前述锁定电路之 第二记忆节点和记忆MOS电晶体之写入资 料记忆节点之间。22.根据申请专利范围第20项之 半导体记忆装置,其中前述记忆电路之记忆MOS电晶 体为PMOS 电晶体,前述写入用MOS电晶体设于前述锁定电路之 第一记忆节点和记忆MOS电晶体之写入资 料记忆节点之间。23.根据申请专利范围第22项之 半导体记忆装置,其中前述记忆电路更具有闸极成 为和作为 前述记忆MOS电晶体的PMOS电晶体之闸极共同的写入 资料记忆节点,作为记忆载入前述锁定 电路的写入资料之第二记忆MOS电晶体的NMOS电晶体 ,更具备重设用MOS电晶体:在前述锁定 电路之第二记忆节点和接地端子之间和前述NMOS电 晶体串联连接,在写入验证读出动作前为 重设信号所接通驱动而根据前述写入资料记忆节 点之电位在前述锁定电路再现起始写入资料 。24.根据申请专利范围第19项之半导体记忆装置, 其中进行对于为字元线所选择之页的写入 时, (a)将写入资料载入前述感测放大电路之锁定电路, (b)辨别指示保持抹除状态的感测放大电路,使记忆 电路记忆, (c)进行写入动作, (d)进行写入动作后的写入验证读出动作, (e)判断1页分的全部感测放大电路之资料是否全部 变成写入完毕状态,完毕时结束写入动作 ,未完毕时再度反覆写入动作及写入验证读出动作 , (f)写入动作结束后,根据前述记忆电路之记忆内容 和前述感测放大电路之验证读出资料的 逻辑,判断是否有错误写入。25.根据申请专利范围 第19项之半导体记忆装置,其中更含有一检出读出 了资料,该资料系 通知在前述感测放大电路进行了错误写入,就竖立 旗标的电路。图式简单说明: 第一图为概略显示习知反及型EEP- ROM之记忆胞阵 列全体结构的方块图。 第二图A为显示第一图之EEPROM之记忆胞阵列结构之 图。 第二图B为显示第一图之EEPROM之抹除动作、读出动 作、写入动作时的偏压状态之图。 第三图为显示第一图之EEPROM之读出动作时的主要 信号的波形图。 第四图为说明供应给第一图之EEPROM之选择胞之通 道的禁止写入电压之偏压条件而显示 之图。 第五图为第一图之EEPROM之感测放大电路周边的核 心电路图。 第六图为显示第五图之电路之写入动作、写入验 证动作一例的定时图。 第七图为显示习知EEPROM之记忆胞阵列之一部分的 电路图。 第八图为说明第七图之电路之写入及写入验证的 问题点而显示胞电晶体之临界値分布之 图。 第九图为说明习知EEPROM之分割写入动作而取出记 忆胞阵列一部分显示的电路图。 第十图为显示习知反及型胞型EEP-ROM之感测放大电 路他例的电路图。 第十一图为显示关于本发明之半导体记忆装置第 一实施例之反及型EEPROM的方块图。 第十二图为显示第十一图之EEPROM之感测放大电路 周边之核心电路的电路图。 第十三图为显示关于第十二图中的反及型记忆胞 之写入动作及写入验证动作的顺序控制 机构之控制基本流程的流程图。 第十四图为显示第十二图中的反及型记忆胞之写 入动作及写入验证动作一例的定时图。 第十五图为显示第十二图中的反及型记忆胞之写 入动作、写入验证动作他例的定时图。 第十六图、第十七图为显示关于第十二图中的反 及型记忆胞之分割写入动作及写入验证 动作的顺序控制机构之控制基本流程的流程图。 第十八图为显示第十二图中的反及型记忆胞之分 割写入时的反向读出动作、分割写入动 作、写入验证动作一例的定时图。 第十九图为说明第十二图之EEPRO- M之本发明效果 而显示胞电晶体之临界値分布之图。 第二十图A、第二十图B为显示习知例和本发明之 临界値分布之实测结果之图。 第二十一图为显示第十二图之EEPR-OM之分割写入时 的反向读出动作、分割写入动作、 写入验证动作他例的定时图。 第二十二图为显示关于第十二图中的反及型记忆 胞之分割写入动作及写入验证动作的顺 序控制机构之控制其他流程的流程图。 第二十三图为显示关于第十二图中的反及型记忆 胞之分割写入动作及写入验证动作的顺 序控制机构之控制另外流程的流程图。 第二十四图为显示关于第十二图中的反及型记忆 胞之分割写入动作及写入验证动作的顺 序控制机构之控制另外其他流程的流程图。 第二十五图为显示将本发明适用于升压写入方式 之反及型EEPROM时的动作一例的定时图 。 第二十六图、第二十七图为显示将本发明适用于 升压写入方式之反及型EEPROM时的基本 流程的流程图。 第二十八图为显示将本发明适用于升压写入方式 之反及型EEPROM时的动作他例的定时图 。 第二十九图为显示第十二图中的感测放大电路周 边之核心电路变形例的电路图。 第三十图为显示第十二图中的感测放大电路周边 之核心电路其他变形例的电路图。 第三十一图为显示第十二图中的感测放大电路周 边之核心电路另外其他变形例的电路图 。 第三十二图为显示第一实施例变形例之写入动作 、写入验证动作的基本流程的流程图。 第三十三图为显示第一实施例其他变形例之写入 动作、写入验证动作的基本流程的流程 图。 第三十四图、第三十五图为显示第一实施例另外 其他变形例之写入动作、写入验证动作 的基本流程的流程图。 第三十六图为显示本发明第二实施例之反及型 EEPROM全体结构之图。 第三十七图为显示第二实施例之EEPROM之记忆胞阵 列结构之图。 第三十八图为显示连接于第二实施例之一位元线 的感测放大电路结构之图。 第三十九图为显示第二实施例之EEPROM之写入动作 控制流程之图。 第四十图为显示以第二实施例之感测放大电路为 中心之写入动作及写入验证读出动作和 错误写入检出动作时的信号波形之图。 第四十一图为显示输出第二实施例之错误写入判 断信号的电路之图。 第四十二图为显示关于第二实施例第一变形例之 反及型EEPROM之感测放大电路结构之图 。 第四十三图为显示关于第二实施例第二变形例之 反及型EEPROM之感测放大电路结构之图 。 第四十四图为显示关于第二实施例第三变形例之 反及型EEPROM之感测放大电路结构之图 。 第四十五图为显示关于第二实施例第四变形例之 反及型EEPROM之感测放大电路结构之图 。 第四十六图为显示本发明第二实施例变形例之 EEPROM之写入动作控制流程之图。 第四十七图为显示本发明第三实施例之EEPROM之写 入动作控制流程之图。 |
