| 主权项 |
1.一种同步半导体记忆体元件,同步操作于一外部时脉讯号,包括:一装置用以产生一状态讯号,当一行位址选通(GAS)延迟等于或大于一外部时脉周期之预定数时,该状态讯号会变为触发;一装置用以经由解码同步于该外部时脉周期之一行位址讯号产生一行选择讯号;以及一装置用以各种控制该行选择讯号之主动与非主动边缘点,以回应该状态讯号。2.如申请专利范围第1项所述之记忆体元件,其中当一CAS延迟等于或大于三个时脉周期时,该状态讯号会变为触发。3.如申请专利范围第2项所述之记忆体元件,其中当该控制讯号触发时,用以控制该行选择讯号之该装置,延迟该行选择讯号之主动与非主动边缘点做为一预定时间周期。4.如申请专利范围第1项所述之记忆体元件,其中该记忆体元件是一动态随机存取记忆体(DRAM)元件。5.一种同步半导体记忆体元件,同步操作于一外部时脉讯号,包括:一装置用以产生一第一状态讯号,当一行位址选通(GAS)延迟等于或大于一外部时脉周期之预定数时,该第一状态讯号会变为触发;一装置用以产生同步于该外部时脉讯号之一内部时脉讯号;一装置用以产生同步于该内部时脉讯号之一第二状态讯号,以回应一外部供给写入致能讯号,该第二状态讯号在一写入操作期间系为触发;一装置用以产生同步于该内部时脉讯号之一第一与一第二控制讯号,以回应该第一与该第二状态讯号;以及一装置用以经由解码一行位址讯号产生一行选择讯号,该行选择讯号产生装置改变该行选择讯号之主动与非主动边缘点,以回应该第一与该第二控制讯号。6.如申请专利范围第5项所述之记忆体元件,其中当一CAS延迟等于或大于三个时脉周期时,该行选择讯号产生装置延迟该行选择讯号之主动与非主动边缘点做为一预定时间周期。7.一种同步半导体记忆体元件,同步操作于一外部时脉讯号(CLK),包括:一装置用以产生一第一状态讯号与一第二状态讯号,在一读取操作期间,当一行位址选通(GAS)延迟小于一外部时脉周期之预定数时,该第一状态讯号会变为触发,当一CAS延迟等于或大于该预定数时,该第二状态讯号会变为触发;一装置用以产生同步于该外部时脉讯号之一内部时脉讯号;一装置用以产生同步于该内部时脉讯号之一第三状态讯号,以回应一外部供给写入致能讯号,该第三状态讯号在一写入操作期间会变为触发;一装置用以产生同步于该内部时脉讯号之一第一与一第二控制讯号,以回应该第二与该第三状态讯号,当该第二状态讯号比该第一状态讯号先触发时,该第一与该第二控制讯号会多延迟一预定时间周期;以及一装置用以产生一行选择讯号,以回应一行位址讯号及该第一与该第二控制讯号,藉以该行选择讯号之主动与非主动边缘点变化于该CAS延迟周期。8.如申请专利范围第7项所述之记忆体元件,其中当一CAS延迟小于三个时脉周期时,该第一状态讯号会变为触发,当一CAS延迟等于或大于三个时脉周期时,该第二状态讯号会变为触发。9.如申请专利范围第8项所述之记忆体元件;其中该记忆体元件是一动态随机存取记忆体(DRAM)元件。10.如申请专利范围第7项所述之记忆体元件,其中该控制讯号产生装置包括:一第一延迟装置,用以提供一第一延迟时间至该内部时脉讯号;一第二延迟装置,用以提供一第二延迟时间或一第三延迟时间至该第一延迟装置之一输出,以回应该第二与第三状态讯号,该第二与该第三延迟时间彼此不同;一第三延迟装置,用以提供一第四延迟时间至该第二延迟装置之一输出讯号,并产生该第一控制讯号;以及一第四延迟装置,用以提供一第五延迟时间至该第二延迟装置之该输出讯号,并产生该第二控制讯号。11.如申请专利范围第10项所述之记忆体元件,其中该第二延迟装置包括复数个NAND逻辑闸及复数个反相器。图式简单说明:第一图绘示的是习知一种同步记忆体元件的方块图;第二图绘示的是第一图之主要行解码器的电路图;第三图绘示的是第一图之CSL时序控制器的电路图;第四图及第五图绘示的是传统同步记忆体元件的操作时序图;第六图绘示的是依照本发明较佳实施例的一种同步记忆体元件的方块图;第七图绘示的是第六图较佳实施例之写入致能缓冲器的电路图;第八图绘示的是第六图较佳实施例之CSL时序控制器的电路图;第九图绘示的是第六图较佳实施例之主要行解码器的电路图;以及第十图及第十一图绘示的是依照本发明较佳实施例之同步记忆体元件的操作时序图。 |
