| 主权项 |
1.一种有效降低晶片切割应力之方法,该方法至少包含下列步骤:提供一半导体基材,该半导体基材上已形成复数个半导体元件,且该复数个半导体元件之间以切割道分隔;形成保护层于该半导体基材上;执行一蚀刻制程,用以将该切割道蚀刻形成至少一道深沟渠,该深沟渠底部系暴露出该半导体基材;及沿该深沟渠切割该半导体基材,不会经由该保护层直接切割该半导体基材。2.如申请专利范围第1项之方法,其中上述之形成保护层之步骤更包含:形成第一保护层于该半导体基材上;及形成第二保护层于该第一保护层上方。3.如申请专利范围第2项之方法,其中上述之第一保护层厚度约为1000至4000。4.如申请专利范围第2项之方法,其中上述之第一保护层为磷矽玻璃(PSG)。5.如申请专利范围第2项之方法,其中上述之第一保护层为硼磷矽玻璃(BPSG)。6.如申请专利范围第2项之方法,其中上述之第二保护层厚度约为2000至8000。7.如申请专利范围第2项之方法,其中上述之第二保护层为氮氧化矽层(oxynitride)。8.如申请专利范围第2项之方法,其中上述之第二保护层为氮化矽层(nitride)。9.如申请专利范围第1项之方法,其中上述之蚀刻制程更暴露出焊垫(bonding pad)区域。10.如申请专利范围第1项之方法,其中上述之蚀刻步骤为乾式蚀刻法(dry etching)。11.如申请专利范围第1项之方法,其中上述之蚀刻步骤使用之蚀刻剂为CF4.C2F6.CHF3及C3F8。12.一种有效降低晶片切割应力之方法,该方法至少包含下列步骤:提供一半导体基材,该半导体基材上已形成复数个半导体元件,且该复数个半导体元件之间以切割道分隔;形成一磷矽玻璃层(PSG)于该半导体基材上;形成一氮化矽层(nitride)于该PSG层上方;定义一光阻图案层于该氮化矽层上,用以定义焊垫(bonding pad)区域并将切割道图案化;执行一蚀刻制程,用以暴露出该焊垫区域并将该切割道蚀刻形成复数道深沟渠,该深沟渠底部系暴露出该半导体基材;除去该光阻图案层;及沿该深沟渠切割该半导体基材,不会经由该保护层直接切割该半导体基材。13.如申请专利范围第12项之方法,其中上述之磷矽玻璃层(PSG)厚度约为1000至4000。14.如申请专利范围第12项之方法,其中上述之氮化矽层厚度约为2000至8000。15.如申请专利范围第12项之方法,其中上述之蚀刻步骤为乾式蚀刻法(dry etching)。16.如申请专利范围第12项之方法,其中上述之蚀刻步骤使用之蚀刻剂为CF4.C2F6.CHF3及C3F8。图式简单说明:第一图显示传统晶片完成积体电路布局后及晶片切割前之晶片示意图。第二图显示第一图之完成积体电路布局之晶片沿A-A'线之截面示意图。第三图描绘本发明之利用蚀刻方式于切割道上蚀刻出复数道深沟渠之晶片示意图。第四图描绘第三图之已形成复数道深沟渠于切割道之晶片沿B-B'线之截面示意图。 |
