| 主权项 |
1.一种记忆体积体电路,包含有:一组记忆体晶格的阵列,形成在半导体基体上的各线中且占有其上的面积,该各自被该阵列中至少一些单一的记忆体晶格所消耗的面积等于或小于8F2,其中“F"不大于0.25微米且定义为等于最小间距的一半,而最小间距定义为等于一线宽加上该阵列内以一个重复样式介于该线与下一相邻线间在该线的一边上紧邻该线的一个间隔之宽度的最小距离;以及在该阵列中至少一些记忆体晶格之最小间距相邻线由形成于其间的矽局部氧化(LOCOS)场氧化物予以彼此隔离。2.如申请专利范围第1项的记忆体积体电路,其中该等记忆体晶格包含有动态随机存取记忆体(DRAM)晶格。3.如申请专利范围第1项的记忆体积体电路,其中该等记忆体晶格线的单一线在整个该阵列内大致呈笔直。4.如申请专利范围第1项的记忆体积体电路,其中介于相邻线间的矽局部氧化(LOCOS)的场氧化物小于或等于2500埃厚。5.如申请专利范围第1项的记忆体积体电路,其中由该阵列中至少一些单一的记忆体晶格消耗之该各自的面积不大于7F2左右。6.如申请专利范围第1项的记忆体积体电路,其中由该阵列中至少一些单一的记忆体晶格消耗之该各自的面积不大于6F2左右。7.一种记忆体积体电路,包含:一组记忆体晶格的阵列,形成在一半导体基体之上且占有其上的面积,至少该阵列的一些记忆体晶格被形成为在该半导体基体内形成之多条作用区线中,作用区线在相邻记忆体晶格间是连续的,相对于形成于其间的该连续作用区,该等相邻的记忆体晶格由形成于该等相邻记忆体晶格间之该连续作用区上的一传导线予以彼此隔离;被该等相邻记忆体晶格中之单一晶格所消耗的该各自面积等于或小于8F2,其中“F"不大于0.25微米且定义为等于最小间距之半,而最小间距定义为等于一线宽加上该阵列内以一个重复样式介于该线与下一相邻线间在该线的一边上紧邻该线的一个间隔之宽度的最小距离;且在该阵列中至少一些记忆体晶格之该等最小间距相邻行由形成于其间的矽局部氧化(LOCOS)场氧化物予以彼此隔离。8.如申请专利范围第7项的记忆体积体电路,其中该等连续作用区线的单一线在整个该阵列内大致呈笔直。9.如申请专利范围第7项的记忆体积体电路,其中介于相邻线间的矽局部氧化(LOCOS)场氧化物小于或等于2500埃厚。10.如申请专利范围第7项的记忆体积体电路,其中该等记忆体晶格包含有动态随机存取记忆体(DRAM)晶格。11.如申请专利范围第7项的记忆体积体电路,其中被该阵列中至少一些个别的记忆体晶格消耗之该各自的面积不大于7F2左右。12.如申请专利范围第7项的记忆体积体电路,其中被该阵列中至少一些个别的记忆体晶格消耗之该各自的面积不大于6F2左右。13.一种动态随机存取记忆体积体电路,包含:一阵列的字元线及位元线,在一个半导体基体上形成,划定一个动态随机存取记忆体(DRAM)晶格的阵列在该半导体基体上所占有面积的界限,至少该阵列的一些动态随机存取记忆体晶格被形成为在该半导体基体内该等字元线下形成的作用区之多条线中,且该等线在相邻动态随机存取记忆体(DRAM)晶格间是连续的,相对于形成于其间的该连续作用区,该等相邻的动态随机存取记忆体(DRAM)晶格由形成于该等相邻的动态随机存取记忆体(DRAM)晶格间之该连续作用区上的一传导线予以彼此隔离;被该等相邻记忆体晶格之个别者所消耗之该各自的面积等于或小于8F2,其中“F"不大于0.25微米且定义为等于最小间距之半,而最小间距定义为等于一线宽加上该阵列内以一个重复样式介于该线与下一相邻线间在该线的一边上紧邻该线的一个间隔之宽度的最小距离;且在该阵列中至少一些记忆体晶格之该最小间距相邻行由形成于其间的矽局部氧化(LOCOS)场氧化物予以彼此隔离;以及该等位元线包含在该阵列中以一摺叠位元线架构形成的多条D和D*线。14.如申请专利范围第13项的记忆体积体电路,其中该等连额作用区线的个别线在整个该阵列内大致呈笔直。15.如申请专利范围第13项的记忆体积体电路,其中介于相邻线间的矽局部氧化(LOCOS)场氧化物小于或等于2500埃厚。16.如申请专利范围第13项的记忆体积体电路,其中由在该阵列中至少一些个别的记忆体晶格消耗之该各自的面积不大于7F2左右。17.如申请专利范围第13项的记忆体积体电路,其中由在该阵列中至少一些个别的记忆体晶格消耗之该各自的面积不大于6F2左右。18.一种动态随机存取记忆体积体电路,包含:一阵列的字元线及位元线,在一大块矽半导体基体上形成,划定一个动态随机存取记忆体(DRAM)晶格的阵列在半导体基体上所占有的面积的界限,该等字元线及位元线各自拥有小于或等于0.25微米的传导宽度,该阵列中的该等动态随机存取记忆体(DRAM)晶格被形成为在该矽基体内于该等字元线下形成的多条作用区线中,且该等作用区线在相邻动态随机存取记忆体(DRAM)晶格间是连续的,相对于形成于其间的该连续作用区,该等相邻的动态随机存取记忆体(DRAM)晶格系由在其间于该连续作用区上形成之各自的传导线予以彼此隔离;该阵列中至少一些相邻连续作用区线由在其间形成的矽局部氧化(LOCOS)场氧化物予以彼此隔离,该矽局部氧化(LOCOS)场氧化物有不大于2500埃的厚度;被该等相邻记忆体晶格中之个别者所消耗之该各自的面积等于或小于0.5平方微米;且该等位元线包含在该阵列中以一摺叠位元线架构形成的多条D和D*线。19.如申请专利范围第18项的记忆体积体电路,其中该等连续作用区线中的个别线于整个该阵列内大致呈笔直。20.如申请专利范围第18项的记忆体积体电路,其中由在该阵列中至少一些个别的记忆体晶格消耗之该各自的面积不大于0.4375平方微米。21.如申请专利范围第18项的记忆体积体电路,其中由在该阵列中至少一些个别的记忆体晶格消耗之该各自的面积不大于0.375平方微米。22.一种动态随机存取记忆体积体电路,包含:一阵列的字元线及位元线,在一半导体基体上形成,划定一个动态随机存取记忆体(DRAM)晶格的阵列在该半导体基体上所占有面积的界限,该阵列的至少一些动态随机存取记忆体(DRAM)晶格被形成为在该半导体基体内于该等字元线下形成的多条作用区线中,且该等作用区线在相邻动态随机存取记忆体(DRAM)晶格间是连续的,相对于形成于其间的该连续作用区,该等相邻的动态随机存取记忆体(DRAM)晶格被形成于该等相邻的动态随机存取记忆体(DRAM)晶格间之该连续作用区上的一传导线予以彼此隔离;被该等相邻记忆体晶格中之个别者所消耗之该各自的面积等于或小于8F2,其中“F"定义为等于最小间距之半,而最小间距定义为一线宽加上等于该阵列内以一个重复样式介于该线与下一相邻线间在该线的一边上紧邻该线的一个间隔之宽度的最小距离;且该等位元线包含在该阵列中以一摺叠位元线架构形成的多条D和D*线。23.如申请专利范围第22项的记忆体积体电路,其中该等连续作用区线中的个别者在整个该阵列内大致呈笔直。24.如申请专利范围第22项的记忆体积体电路,其中F不大于0.25微米。25.如申请专利范围第22项的记忆体积体电路,其中由在该阵列中至少一些个别的记忆体晶格消之耗该各自的面积不大于7F2左右。26.如申请专利范围第22项的记忆体积体电路,其中由在该阵列中至少一些个别的记忆体晶格消耗之该各自的面积不大于6F2左右。图式简单说明:第一图是一张习知技艺动态随机存取记忆体阵列之一部分的一个作用区配置的顶视图。第二图乃是一张根据本发明之动态随机存取记忆体电路中的一个阵列及其周边电路一部份的顶视图。第三图是一张利用在第二图阵列中供绘示一个较佳摺叠位元线结构之局部顶视图。 |
