| 主权项 |
1.一种嵌入式记忆体装置,该装置包括:一记忆体单元,包括一感应放大器与一位址解码器;一控制逻缉单元,用以控制该记忆体装置操作,至少产生一系统位址与一系统资料;一第一计数器,由一时脉信号所驱动,用以产生一计数器位址与一最大位元;一第二计数器,由该最大位元所驱动,用以产生一计数器资料;一位址缓冲器,依照一崩应信号,在该系统位址与该计数器位址中选择其一,作为一记忆体位址,连接至该位址解码器;以及一资料缓冲器,依照该崩应信号,在该系统资料与该计数器资料中选择其一,作为一记忆体资料,连接至该感应放大器。2.如申请专利范围第1项所述之记忆体装置,更包括一反及间,一输入端连接崩应时积体电路无需使用之任一输入接脚,另一输入端连接该崩应信号,输出该时脉信号。3.如申请专利范围第1或2项所述之记忆体装置,其中,该第一计数器包括一多位元计数器。4.如申请专利范围第1或2项所述之记忆体装置,其中,该第二计数器包括一单位元计数器。5.如申请专利范围第1或2项所述之记忆体装置,其中,该位址缓冲器包括:一第一传输闸,具有一第一控制端、一第二控制端、一第一资料端与一第二资料端,该第二控制端连接该崩应信号,该第一资料端连接该记忆体位址,该第二资料端连接该系统位址;一第二传输闸,具有一第三控制端、一第四控制端、一第三资料端与一第四资料端,该第三控制端连接该崩应信号,该第三资料端迎接该记忆体位址,该第四资料端连接该计数器位址;以及一反相器,具有一输入端与一输出端,该输入端连接该崩应倍号,该输出端连接该第一控制端与该第四控制端。6.如申请专利范围第5项所述之记忆体装置,其中该第一控制端为该第一传输闸的正控制端。7.如申请专利范围第5项所述之记忆体装置,其中该第二控制端为该第一传输闸的负控制端。8.如申请专利范围第5项所述之记忆体装置,其中该第三控制端为该第二传输闸的正控制端。9.如申请专利范围第5项所述之记忆体装置,其中该第四控制端为该第二传输闸的负控制端。10.如申请专利范围第1或2项所述之记忆体装置,其中,该资料缓冲器包括:一第三传输闸,具有一第五控制端、一第六控制端、一第五资料端与一第六资料端,该第五控制端连接该崩应信号,该第五资料端连接该计数器资料,该第六资料端连接该记忆体资料;一第四传输闸,具有一第七控制端、一第八控制端、一第七资料端与一第八资料端,该第八控制端连接该崩应信号,该第七资料端连接该系统资料,该第八资料端连接该记忆体资料;以及一反相器,具有一输入端与一输出端,该输入端连接该崩应信号,该输出端连接该第六控制端与该第七控制端。11.如申请专利范围第10项所述之记忆体装置,其中该第五控制端为该第三传输闸的正控制端。12.如申请专利范围第10项所述之记忆体装置,其中该第六控制端为该第三传输闸的负控制端。13.如申请专利范围第10项所述之记忆体装置,其中该第七控制端为该第四传输闸的正控制端。14.如申请专利范围第10项所述之记忆体装置,其中该第八控制端为该第四传输闸的负控制端。15.一种嵌入式记忆体装置,该装置包括:一记忆体单元,用以记忆储存资料;一控制逻辑单元,用以控制该记忆体装置操作,至少产生一系统位址与一系统资料;一第一计数器,由一时脉信号所驱动,用以产生一计数器位址与一最大位元;一第二计数器,由该最大位元所驱动,用以产生一计数器资料;一位址缓冲器,依照一崩应信号,在该系统位址与该计数器位址中选择其一,作为一记忆体位址,连接至该记忆体单元;以及一资料缓冲器,依照该崩应信号,在该系统资料与该计数器资料中选择其一,作为一记忆体资料,连接至该记忆体单元。16.如申请专利范围第15项所述之记忆体装置,更包括一反及闸,一输入端连接崩应时积体电路无需使用之任一输入接脚,另一输入端连接该崩应信号,输出该时脉信号。17.如申请专利范围第15或16项所述之记忆体装置,其中,该第一计数器包括一多位元计数器。18.如申请专利范围第15或16项所述之记忆体装置,其中,该第二计数器包括一单位元计数器。19.一种嵌入式记忆体装置崩应之方法,该嵌入式记忆体装置至少包括一记忆体单元、一第一计数器、一第二计数器、一位址缓冲器与一资料缓冲器;该方法包括:当该嵌入式记忆体装置接收一崩应信号为动作有效时,驱动该第一计数器,并且控制该位址缓冲器与该资料缓冲器分别接收该第一计数器与第二计数器所输出之资料;该第一计数器产生一位址信号,经由该位址缓冲器输入该记忆体单元,作为记忆体位址;以及该第一计数器所产生之一最大位元驱动该第二计数器,产生一资料信号,经由该资料缓冲器输入该记忆体单元,作为记忆体资料。图式简单说明:第一图绘示依照本发明一较佳实施例的一种嵌入式记忆体装置之电路方块示意图;第二图为依照本发明实施例之位址缓冲器30的详细实施电路示意图;以及第三图为依照本发明实施例之资料缓冲器40的详细实施电路示意图。 |
