| 主权项 |
1.一种半导体记忆体元件,包括:一记忆胞阵列,排列成复数个行与复数个别的形式;一内部位址产生装置,用以产生复数个内部位址,其能够在至少两个不同的更新周期之更新模式操作期间选择该些列;以及一控制装置,用以在与该些更新模式改变无关的该些更新模式之至少一更新时间周期期间,控制产生该些内部位址之该内部位址产生装置,且用以选择该记忆胞阵列之该些列。2.一种半导体记忆体元件,包括:复数个字元线,分别连接到复数个记忆胞;一内部位址产生装置,用以产生复数个内部位址,其能够在一第一预定更新周期的一第一更新模式与一第二预定更新周期的一第二更新模式期间选择列,该第二预定更新周期系设定成比该第一预定更新周期小;以及一控制装置,用以以该第一更新模式的该位止序列不同于该第二更新模式的该位此序的方式,控制该些内部位址,其中该内部位址产生装置利用该些位址的各最高位元做为在该控制装置之该控制操作下的最低位元。3.如申请专利范围第2项所述之半导体记忆体元件,其中该控制装置控制该些更新位址产生装置,用以在该第二更新模式的一更新周期期间,产生具有该第二更新模式之一开始周期至少两次之该位址。4.如申请专利范围第2项所述之半导体记忆体元件,其中该控制装置在该第二更新模式的一最后周期中重置各该些位址之最高位元。5.如申请专利范围第2项所述之半导体记忆体元件,其中该第一更新模式系一列位址触发讯号在郎位址触发讯号前(column address strobe before rowaddress strobe, CAS beforeRAS,简称CBR)更新模式,且该第二更新模式系一自我更新模式。6.一种用以操作一半导体记忆体元件的方法,该半导体记忆体元件具有沿复数个行与复数个列排成而成的复数个记忆胞,该方法包括以下步骤:在一第一更新模式期间,产生一第一序列之复数个内部位址,各该些内部位址的最高位元系做为最低位元;以及在一第二更新模式期间,产生一第二序列的复数个内部位址,该第二序列系不同于该第一序列。7.一种用以操作一半导体记忆体元件的方法,该半导体记忆体元件具有沿复数个行与复数个列排成而成的复数个记忆胞,该方法包括以下步骤:在一第一预定更新周期的一第一更新模式期间,产生一第一序列之复数个内部位址,各该些内部位址的最高位元系被栓扣住;以及在一第二预定更新周期的一第二更新模式期间,产生一第二序列的复数个内部位址,该第二预定更新周期系小于该第一预定更新周期。8.如申请专利范围第7项所述之方法,其中产生该第一序列之该些内部位址的该步骤系包括将该些内部位址之各最高位元栓扣住。9.如申请专利范围第7项所述之方法,其中产生该第二序列之该些内部位址的该步骤系包括在一给定的更新周期产生该第二更新模式之一开始位址。10.如申请专利范围第7项所述之方法,其中产生该第二序列知该些内部位址的步骤系包括在该第二更新模式完成后,重置各该些位址的最高位元。11.一种半导体记忆体元件,包括:复数条字元线;一更新控制器,用以控制一更新操作;一更新位址产生器,用以在该更新控制器的控制之下,产生复数个预定序列的复数个更新位址,该更新位址产生器具有复数个单元计数器;一列位址缓冲器,用以依序接收该些更新位址,且具有复数个单元缓冲器;以及一列解码器,用以对该列位址缓冲器的一输出解码,以及用以选择该些字元线中的至少一条,其中在该些单元计数器中的最小位元的计数器系耦接到该单元缓冲器中最高位元的该缓冲器,且其余该些单元计数器的其中之一与其余该些单元缓冲器的其中之一在位元指位序列中系彼此耦接。12.如申请专利范围第11项所述之半导体记忆体元件,其中该更新控制器在一CBR更新模式期间,栓扣住最低位元之该单元计数器的一输出讯号。13.如申请专利范围第11项所述之半导体记忆体元件,其中该更新控制器控制该更新位址产生器,用以在一自我更新模式的一个周期期间,产生一开始位址至少两次。14.如申请专利范围第11项所述之半导体记忆体元件,其中该更新控制器接收一自我更新模式之一抑止讯号,且重置最低位元之该单元计数器。15.如申请专利范围第11项所述之半导体记忆体元件,其中最低位元之该单元计数器包括:一栓扣正反器,用以依据从该更新控制器所产生之一输入脉冲,产生一输出讯号与该输出讯号之一互补讯号;一开关电路,用以在自我更新模式中,将该互补讯号输出转移到邻近位元的该单元计数器之一输入端,并在其他非自我更新模式中,将来自该更新控制器之该输入脉冲转移到相邻位元的该单元计数器之该输入端;以及一重置电路,用以依据由该更新控制启锁掺生之一预定的控制讯号,重置该栓扣正反器。图式简单说明:第一图绘示本发明之技术背景的方块图;第二图绘示习知之更新位址产生器与列位址缓冲器之详细构造的电路图;第三图绘示一种示意图,其显示在不同的更新周期之更新模式中所产生的更新位址讯号与被更新位址讯号所选择的字元线之间的关系;第四图绘示一种时序图,其显示用来执行不同更新周期的更新操作的一个复杂更新模式的例子;第五图绘示一种时序图,其显示用来执行不同更新周期的更新操作的一个复杂更新模式的另一例子;第六图绘示根据本发明之更新电路的一较佳实施例的方块图;第七图绘示第六图中之定址模式控制器的详细电路图;第八图绘示第六图中之更新位址产生器中最小位元的正反器的详细电路图;第九图绘示第六图中之更新位址产生器中除了最小位元的正反器外其余正反器的详细电路图;第十图绘示一示意的时序图,用以显示在第六图之更新电路中的一示范性CBR更新操作;第十一图绘示一示意的时序图,用以显示在第六图之更新电路中的一示范性自我更新操作;以及第十二图绘示一示意的时序图,用以显示在第六图之更新位址产生器的自我更新完成条件。 |
