| 主权项 |
1.一种半导体积体电路装置,系为具有持有主面之半导体基板,及含有被形成在该半导体基板主面之第1部分的复数个记忆格之记忆格部、及含有被形成在前述半导体基板主面第2部分的复数个电路元件及导电连接至该电路元件的配线导体之周边电路部、为了在被形成在前述半导体基板主面上方的前述记忆格与前述周边电路部的电路元件之间收发资讯,所以使其相互连接前述记忆格与前述周边电路部的电路元件,而在于前述半导体基板主面上方延伸存在之复数个位元线导体等;前述周边电路部的配线导体,含有与前述位元线导体实质上同一准位且同一材料所形成之导电膜;前述位元线导体的膜厚,系为全体上比前述配线导体的膜厚还小。2.如申请专利范围第1项之半导体积体电路装置,其中进而具有被形成在前述半导体基板主面上方之绝缘膜;前述位元线导体及前述配线导体,系为被形成在该绝缘膜之上。3.如申请专利范围第2项之半导体积体电路装置,其中前述绝缘膜的表面,实质上为平坦。4.如申请专利范围第2项之半导体积体电路装置,其中前述绝缘膜的表面,系为在于前述半导体基板主面的第1部分与第2部分之间的上方持有阶段状的段差。5.如申请专利范围第2项之半导体积体电路装置,其中前述绝缘膜的表面,系为在于前述半导体基板主面的第1部分与第2部分之间的上方持有斜面状的段差。6.如申请专利范围第1,2,3,4或5项的任何一项之半导体积体电路装置,其中前述周边电路部,系为为了选择性的导电连接周边电路部与前述记忆格部,而含有被设置在对向于前述格阵列部之周边电路部的部分之开关电路;前述较小膜厚的位元线导体从前述记忆格部至前述开关电路的上方位置为止延伸而终端;前述较大厚度的导电膜在于前述开关电路的上方位置与前述位元线导体分离而被设置且使其连接至前述周边电路部的电路元件而延伸前述半导体基板主面的第2部分上方而存在。7.如申请专利范围第1,2,3,4或5项的任何项之半导体基板电路装置,其中前述较小膜厚的位元线导体,系为至前述半导体基板主面的第1部分与第2部分之间的上方第1位置为止延伸存在;前述较大厚度的导电膜系为在于前述半导体基板主面的第1部分与第2部分之间的第2位置与前述位元线导体分离而设置且使其被连接至前述周边电路部的电路元件而延伸前述半导体基板主面的上方而存在。8.如申请专利范围第1,2,3,4,或5项的任何项之半导体积体电路装置,其中在前述周边电路部之配线导体的导电膜,形成为第1导电层与对于该第1导电层持有选择比之第2导电层之积层构造;前述位元线导体系为与前述第1导电层同一的材料。9.如申请专利范围第8项之半导体积体电路装置,其中前述第1导电层系为含有氮化钛膜之单层或是积层;前述第2导电层系为钨层。10.如申请专利范围第8项之半导体积体电路装置,其中前述位元线导体及前述导电膜的第1导电层,系为钨、铜或是铝合金形成。11.如申请专利范围第1项之半导体积体电路装置,其中在前述周边电路部之配线导体的导电膜,系为第1导电膜与被形成该膜上的第2导电膜之积层膜;前述位元线导体,系为用与前述第1导电膜相同材料形成且相同膜厚的第3导电膜、及用与前述第2导电膜相同材料形成且比第2导电膜还小膜厚的第4导电膜之积层膜。12.如申请专利范围第1,2,3,4或5项的任何项之半导体积体电路装置,其中前述位元线导体含有钨膜;在前述周边电路部之配线导体的导电膜,系为被形成在钨膜及其钨膜之上的其他导电膜。13.如申请专利范围第1项之半导体积体电路装置,其中前述位元线导体,系为介由被插入有以多结晶矽或是金属所形成的插栓之连接孔而导电连接至前述半导体基板。14.如申请专利范围第1,2,3,4或5项的任何项之半导体积体电路装置,其中前述位元线导体,系为介由被充填有位元线导体的一部分之连接孔而导电连接至前述半导体基板。15.如申请专利范围第1,2,3,4,5,11或13项的任何项之半导体积体电路装置,其中前述记忆格的各个,系为具备持有被形成在前述半导体基板主面的第1部分内之扩散层之格选择用MISFET、及被形成在前述半导体基板主面的第1部分上方之资讯储存用容量元件;前述资讯储存用容量元件,系为介由被介入有以多结晶矽所形成的插栓之连接孔,而导电连接至前述格选择用MISFET的扩散层。16.如申请专利范围第1,2,3,4,5,11或13项的任何项之半导体积体电路装置,其中前述记忆格的各个,系为具备持有被形成在前述半导体基板主面的第1部分内的扩散层之格选择用MISFET、及被形成在前述半导体基板主面的第1部分的上方之资讯储存用容量元件;前述资讯储存用容量元件,系为介由被插入有与其资讯储存用容量元件的电极同一材料之连接孔,而导电连接至前述选择用MISFET的扩散层。17.一种半导体积体电路装置之制造方法,系为具有:(a)准备备有主面的半导体基板之过程,及(b)在前述半导体基板主面的第1部分形成记忆格部的电路元件,且在前述半导体基板主面的第2部分形成周边电路部的电路元件之过程,及(c)形成备有披覆前述记忆格部及周边电路部的电路元件及前述半导体基板之主面的平坦表面的绝缘膜之过程及(d)形成贯通前述绝缘膜且达到前述半导体基板主面的连接孔之过程、及(e)在前述绝缘膜之上,使其介由前述连接孔而导电连接至前述记忆格部及周边电路部的电路元件,而形成导电膜之过程、及(f)薄化位于前述半导体基板主面的最少第1部分上方之前述导电膜的部分,由于此因,使其在该导电膜所薄化过的部分与残留的部分之境界制作阶段之过程、及(g)使其薄化前述导电膜之部分构成位元线,且残留的部分构成前述周边电路部的配线导体,而加工前述导电膜之过程。18.如申请专利范围第17项的半导体积体电路装置之制造方法,其中前述导电膜系为被形成在前述绝缘膜上之氮化钛膜与被形成在该氮化钛层上之钨层的积层膜;前述过程(f)系为含有将位于前述半导体基板的最少第1部分上方之前述钨层薄膜化。19.如申请专利范围第17项的半导体积体电路装置之制造方法,其中前述导电膜系被形成在前述绝缘膜上之氮化钛层,及被形成在该氮化钛层上之钨层的积层膜;前述过程(f)含有在不易蚀刻前述氮化钛层的条件下除去位于前述半导体基板主面的至少第1部分上方之前述钨层的部分。20.一种半导体积体电路装置之制造方法,系为具有:(a)准备备有主面的半导体基板之过程、及(b)在前述半导体基板主面的第1部分形成记忆格部的电路元件,且在前述半导体基板主面的第2部分形成周边电路部的电路元件之过程、及(c)形成具备披覆前述记忆格部及周边电路部的电路元件及前述半导体基板的主面之平坦表面的绝缘膜之过程、及(d)薄化位于前述绝缘膜的前述半导体基板的主面之第2部分上方的部分,由于此因使其在该绝缘膜的薄化过的部分与残留的部分之境界制作段差,而蚀刻前述绝缘膜之过程、及(e)形成贯通前述绝缘膜且到达前述半导体基板主面的连接孔之过程、及(f)在前述绝缘膜之上,使其介由前述连接孔而导电连接至前述记忆格部及周边电路部的电路元件,而形成导电膜之过程、及(g)由于使前述导电膜的表面平坦,而在前述半导体基板主面的第1部分上方形成较小膜厚的导体部分,另外在前述半导体基板主面的第2部分上方形成较大膜厚的导体膜部分之过程、及(h)使其前述较小膜厚的导体膜部分构成位元线,且前述较大膜厚的导体部分构成前述周边电路部的配线导体,而加工前述导体膜之过程等。21.如申请专利范围第20项的半导体积体电路装置之制造方法,其中前述过程(d),含有以乾式蚀刻而回蚀刻前述绝缘膜。22.如申请专利范围第20项的半导体积体电路装置之制造方法,其中前述过程(d),含有以湿式蚀刻而回蚀刻前述绝缘膜。23.一种半导体积体电路装置之制造方法,系为具有:(a)准备备有主面的半导体基板之过程、及(b)在前述半导体基板主面的第1部分形成记忆格部的电路元件,且在前述半导体基板主面的第2部分形成周边电路部的电路元件之过程、及(c)形成披覆前述记忆格部及周边电路部的电路元件及前述半导体基板主面的第1绝缘膜之过程、及(d)形成贯通前述绝缘膜且到达前述半导体基板上面的连接孔之过程、及(e)在前述第1绝缘膜上形成第2绝缘膜之过程、及(f)使位于前述第2绝缘膜的前述半导体基板的主面的至少第1部分之上方的部分持有第1厚度,另外使位于前述第2绝缘膜的前述半导体基板的主面的第2部分之上方的部分持有比第1厚度还大的第2厚度,而加工前述第2绝缘膜之过程、及(g)从前述所加工的第2绝缘膜除去持有前述第1厚度及第2厚度之部分,而形成相当于前述第1及第2厚度之深度的第1及第2沟槽部之过程、及(h)在持有前述第1及第2的沟槽部之第2绝缘膜上,使其介由前述连接孔而导电连接至前述记忆格部及周边电路部的电路元件,而形成导电膜之过程、及(i)在前述半导体基板主面的第1部分上方,相互分离而被形成有作为位元线作用的较小膜厚之导电膜部分;另外在前述半导体基板主面的第2部分上方,相互分离而被形成有作为前述周边电路部的配线导体作用的较大膜厚之导电膜部分,而加工前述导电膜之过程。24.如申请专利范围第23项的半导体积体电路装置之制造方法,其中在于前述过程(c)所被形成的第1绝缘膜,系为具备平坦表面之绝缘膜;在于前述过程(f)所被加工的前述第2绝缘膜,系为预先决定位于前述第1绝缘膜的前述半导体基板主面的第2部分上方之部分的深度分;将被形成成其上的前述第2绝缘膜表面平坦化而得到的绝缘膜。25.一种半导体积体电路装置之制造方法,系为具有:(a)准备备有主面的半导体基板之过程、及(b)在前述半导体基板主面的第1部形成记忆格部的电路元件,且存前述半导体基板主面的第2部形成周边电路部的电路元件之过程、及(c)形成具备披覆前述记忆格部及周边电路部的电路元件及前述半导体基板主面之平坦表面的第1绝缘膜之过程、及(d)形成贯通前述绝缘膜且到达前述半导体基板主面的连接孔之过程、及(e)在前述第1绝缘膜上,使其介由前述连接孔而导电连接至前述记忆部及周边电路部的电路元件,而形成第1导电膜,且在其第1导电膜之上形成第2绝缘膜之过程、及(f)除去位于前述第2绝缘膜的前述半导体基板的主面之至少第2部分的上方之部分,且部分的漏出前述第1导电膜之过程、及(g)在前述第2绝缘膜及前述所露出的第1导电膜之上形成第2导电膜过程、及(h)使其形成为预先决定位于前述第2导电膜的前述半导体基板主面的第2部分之上方的部分之厚度、及前述第2绝缘膜的前述半导体基板主面的第1部分之上方的部分之厚度,而将前述第2导电膜表面及前述第2绝缘膜表面平坦化之过程、及(i)在前述半导体基板主面的至少第1部分之上方,使其被形成有作为位元线作用的前述第1导电膜所形成的较小膜厚之导体膜部分;另外在前述半导体基板主面的第2部分之上方,使其被形成有作为前述周边电路部的配线导体作用的前述第1及第2导电膜所形成的较大膜厚之导电膜部分,而加工第1及第2导电膜之过程。26.如申请专利范围第25项的半导体积体电路装置之制造方法,其中对向于前述位元线的前述周边电路部之部分,系为使其以前述第1导体及第2导电膜所形成,而加工前述第1及第2导电膜。27.如申请专利范围第23,24,25或26项之任何项的半导体积体电路装置之制造方法,其中前述周边电路部,由于是选择性地导电连接周边电路部与前述记忆格部,而含有被设在对向于前述格阵列部之周边电路部的部分之开关电路;在于前述步骤(f)所被除去的前述第2导电膜之部分,系为由前述开关电路的上方位置至周边电路部侧。28.如申请专利范围第23,24,25或26项之任何项的半导体积体电路装置之制造方法,其中在于前述步骤(f)所被除去的前述第2绝缘膜之部分,系为由前述半导体基板主面的第1部分与第2部分之间的上方至周边电路部侧。29.如申请专利范围第23,24,25或26项之任何项的半导体积体电路装置之制造方法,其中在贯通过程(d)所形成的前述第1绝缘膜且达到前述半导体基板主面的连接孔内,形成填入导电膜。30.如申请专利范围第17,18,19,23,24,25或26项之任何项的半导体积体电路装置之制造方法,其中在贯穿过程(d)所形成的前述绝缘膜且到达前述半导体基板主面连接孔内,形成填入导电膜。31.如申请专利范围第20,21或22项之任何项的半导体积体电路装置之制造方法,其中在贯穿过程(e)所形成的前述绝缘膜且到达前述半导体基板主面的连接孔内,形成填入导电膜。32.一种半导体积体电路装置之制造方法,系为具有:(a)准备备有主面的半导体基板之过程、及(b)在前述半导体基板主面的第1部形成记忆格部的电路元件,且在前述半导体基板主面的第2部形成周边电路部的电路元件之过程、及(c)形成具备披覆前述记忆格部及周边电路部的电路元件及前述半导体基板主面之平坦表面的第1绝缘膜之过程、及(d)形成贯通前述绝缘膜且到达前述半导体基板主面的连接孔之过程、及(e)在前述第1绝缘膜上,使其介由前述连接孔而导电连接至前述记忆部及周边电路部的电路元件,而形成第1导电膜之过程、及(f)形成披覆位于前述第1导电膜之前述基板主面的至少第1部分上方之部分的第2绝缘膜之过程,及(g)在前述第1导电膜的第2绝缘膜未被披覆的部分上,形成第2导电膜过程、及(h)在前述半导体基板主面的至少第1部分之上,使其被形成有作为位元线作用的前述第1导电膜所形成的较小膜厚之导体膜部分;另外在前述半导体基板主面的至少第2部分之上方,使其被形成有作为前述周边电路部的配线导体作用的前述第1及第2导电膜所形成的较大膜厚之导体膜部分,而加工前述第1及第2导体膜之过程。33.一种半导体积体电路装置,系为具有持有主面之半导体基板,及被形成该半导体基板主面的第1部分且含有记忆格之记忆部、及被形成在前述半导体基板主面的第2部分且含有复数个电路元件及导电连接至该电路元件的配线导体之周边电路部、及由于被形成在前述半导体基板主面之上方且在前述记忆格与前述周边电路部的电路元件之间收发资讯,所以使其相互地连接前述记忆格与前述周边电路部的电路元件,而延伸至前述半导体基板主面之上方后存在之复个位元线导体;前述周边电路部的配线导体,系为与前述位元线导体实质上同一准位且以同一材料所形成的导电膜;由于减低前述位元线导体间的容量且减低在前述周边电路部之配线导体的阻抗,所以前述位元线导体的膜厚为与前述位元线导体实质上同一准位且比同一材料所形成的配线导体的膜厚还小。34.如申请专利范围第20,21或22项之任何项的半导体积体电路装置之制造方法,其中前述周边电路部,由于是选择性地导电连接周边电路部与前述记忆格部,而含有被设在对向于前述格阵列部之周边电路部的部分之开关电路;在于前述步骤(d)所被除去的前述第2导电膜之部分,系为由前述开关电路的上方位置至周边电路部侧。35.如申请专利范围第20,21或22项之任何项的半导体积体电路装置之制造方法,其中在于前述步骤(d)所被除去的前述第2绝缘膜之部分,系为由前述半导体基板主面的第1部分与第2部分之间的上方至周边电路部侧。36.一种半导体积体电路装置之制造方法,系为具有:(a)准备备有主面的半导体基板之过程、及(b)在前述半导体基板主面的第1部形成记忆格部的MISFET,且在前述半导体基板主面的第2部形成周边电路部的MISFET之过程、及(c)在包含前述记忆格部的MISFET及周边电路部的MISFET的上部之半导体基板的主面的上面形成第1绝缘膜之过程、及(d)将电气性连接于前述记忆格部的MISFET的源极/汲极领域的一方之第1导电膜,及电气性连接于前述周边电路部的MISFET的源极/汲极领域的一方之第2导电膜形成于前述第1绝缘膜的内部之过程、及(e)将在前述1导电膜的上部具有第1开口部,且在前述2导电膜的上部具有第2开口部之第2绝缘膜形成于前述第1绝缘膜上之过程、及(f)在前述第1及第2开口部的内部,及第2绝缘膜的上面形成第3导体膜之过程,及(g)以能够残留于前述第1及第2开口部的内部之方式来去除位于前述第2绝缘膜的上面之第3导电膜,而于前述第1开口部的内部,经由前述第1导电膜来形成电气性连接于前述记忆格部的MISFET的源极/汲极领域的一方之位元线导体,且于前述第2开口部的内部,经由前述第2导电膜来形成电气性连接于前述周边电路部的MISFET的源极/汲极领域的一方之配线导体之过程。37.如申请专利范围第36项的半导体积体电路装置之制造方法,其中在前述过程(c)中,前述第1绝缘膜系以前述第1部份的上部之第1绝缘膜的顶部要比前述第2部份的上部之第2绝缘膜的顶部来的高之方式而形成。38.如申请专利范围第36项的半导体积体电路装置之制造方法,其中在前述过程(g)中,去除前述第3导电膜的过程系藉由使形成于前述第3导电膜的上面的段差减少之平坦化处理法来形成。39.如申请专利范围第36项的半导体积体电路装置之制造方法,其中在前述过程(g)中,去除前述第3导电膜的过程系藉由回蚀刻或CMP法而形成。40.如申请专利范围第36项的半导体积体电路装置之制造方法,其中在前述过程(c)中更具有:在前述第1绝缘膜的上部覆盖第1部份,且于第2部份形成具有开口部的光罩之过程,及针对根据前述光罩而露出的前述第1绝缘膜进行蚀刻之过程。41.如申请专利范围第40项的半导体积体电路装置之制造方法,其中在前述过程(c)中,蚀刻前述第1绝缘膜的过程系藉由乾蚀刻法而形成。42.如申请专利范围第40项的半导体积体电路装置之制造方法,其中在前述过程(c)中,蚀刻前述第1绝缘膜的过程系藉由湿蚀刻法而形成。43.一种半导体积体电路装置之制造方法,系属于一种具有:复数的位元线导体,复数的字元线导体,及复数的记忆格,前述复数的记忆格分别具有:MISFET及容量元件,且电气性连接于一个位元线导体与一个字元线导体的半导体积体电路装置之制作方法;其特征系具有:(a)将前述MISFET的闸极电极与源极/汲极电极领域形成于半导体基板的主面之过程,及(b)在前述闸极电极的上部形成第1绝缘膜之过程,及(c)在前述第1绝缘膜的上部形成第2绝缘膜之过程,及(d)在前述第2绝缘膜的上部形成第3绝缘膜之过程,及(e)研磨前述第3绝缘膜的表面之过程,及(f)在前述第2及第3绝缘膜中形成复数的构之过程,及(g)在前述复数沟的内部与第3绝缘膜的上部形成导电膜之过程,及(h)研磨前述导体膜的表面,形成前述复数的位元线导体之过程;前述一个位元线导体系电气性连接于前述MISFET的源极/汲极领域的一方。44.如申请专利范围第43项的半导体积体电路装置之制造方法,其中前述第2绝缘膜系由氮化矽膜所构成,前述第3绝缘膜系由氧化矽膜所构成。45.如申请专利范围第43项的半导体积体电路装置之制造方法,其中在前述(b)过程与(c)过程之间具有:(i)在前述第1绝缘膜中形成露出前述MISFET的源极/汲极领域的一方的连接孔之过程、及(j)在前述连接孔的内部形成第2导电膜之工程;前述第2导电膜系电气性连接于一个前述位元线。46.一种半导体积体电路装置之制造方法,系属于一种具有:复数的位元线导体,复数的字元线导体,及复数的记忆格,前述复数的记忆格分别具有:MISFET及容量元件,且电气性连接于位元线导体与字元线导体的半导体积体电路装置之制造方法;其特征系具有:(a)将前述MISFET的闸极电极与源极/汲极电极领域形成于半导体基板的主面之过程,及(b)在前述闸极电极的上部形成第1绝缘膜之过程,及(c)蚀刻前述第1绝缘膜,而形成露出前述MISFET的源极/汲极领域的一方的连接孔之过程,及(d)将第1导电膜形成于前述连接孔的内部之过程,及(e)将第2绝缘膜形成于前述第1绝缘膜的上部之过程,及(f)将包含露出前述第1导电膜的上部的构之复数的构形成于前述第2绝缘膜之过程,及(g)将第2导电膜形成于前述复数的构的内部与前述第2绝缘膜的上部之过程,及(h)研磨前述第2导体膜的表面,形成前述复数的位元线导体之过程;前述复数的位元线的其中之一系电气性连接于前述MISFET的源极/汲极领域的一方。47.如申请专利范围第46项的半导体积体电路装置之制造方法,其中在前述(d)过程与(e)过程之间具有:(i)将第3绝缘膜形成于前述导电膜与前述第1绝缘膜的上部之过程;前述第3绝缘膜系由氮化矽膜所构成,前述第2绝缘膜系由氧化矽膜所构成。图式简单说明:第一图-第四图系为表示含有本发明一实施例的DRAM之半导体积体电路装置的制造方法之半导体基板的要部断面图。第五图-第八图系为表示含有其他实施例的DRAM之半导体积体电路装置的制造方法之半导体基板的要部断面图。第九图系为表示含有本发明其他实施例的DRAM之半导体积体电路的DRAM之半导体积体电路装置的制造方法之半导体基板的要部断面图。第十图-第十三图系为表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法之半导体基板的要部断面图。第十四图-第十七图系为表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法之半导体基板的要部断面图。第十八图系为表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法之半导体基板的要部断面图。第十九图系为形成含有本发明其他实施例的DRAM之半导体积体电路装置之半导体晶片的全体平面图。第二十图系为表示第十九图的一部分之平面图。第二十一图系为本发明其他实施例之半导体积体电路装置的要部断面图;表示DRAM的记忆格阵列与邻接于该阵列的周边电路之各一部分。第二十二图系表示构成第二十一图所示DRAM的记忆格之导电层与构成周边电路的MISFET之导电层等的各图案之平面图。第二十三图系为第二十一图之DRAM的记忆体阵列与邻接于该阵列的周边电路等之各一部分的电路图。第二十四图-第四十一图系为依过程顺序表示第二十一图所示装置之制造方法的断面图。第四十二图-第四十三图系为依过程顺序表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法的断面图。第四十四图-第四十八图系为依过程顺序表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法的断面图。第四十九图-第五十一图系为依过程顺序表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法的断面图。第五十二图-第五十八图系为依过程顺序表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法的断面图。第五十九图-第六十六图系为依过程顺序表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法的断面图。第六十七图-第六十九图系为依过程顺序表示含有本发明其他实施例的DRAM之半导体积体电路装置的制造方法的断面图。第七十图系为表示含有本发明实施例的DRAM之半导体积体电路装置的断面图。第七十一图系为表示含有本发明实施例的DRAM之半导体气体电路装置的断面图。 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