| 主权项 |
1.一种记忆体单胞配置,其特征为:--在半导体基体之主面上配置条形区,这些条形区突出于半导体基体之主面,--这些条形区分别具有掺杂层所形成之堆叠,其中相邻之层是以相反之导电型来掺杂,--每三个相邻之掺杂层形一个电晶体之二个源极/汲极区及一个通道区,--堆叠之至少一个侧壁设有闸极介电质,--字线是垂直于条形区而延伸,这些字线分别在堆叠之侧壁区中邻接于闸极介电质,--作为源极/汲极区用之掺杂层是作为位元线用,--在堆叠设置许多掺杂层,以便由这些掺杂层制成至少二个互相重叠配置之电晶体,这些电晶体经由一层共同之掺杂层(其系作为共同之源极/汲极区)而串联。2.如申请专利范围第1项之记忆体单胞配置,其中在堆叠中投置许多掺杂层,以便在条形区中互相重叠地配置4至32个电晶体,这些电晶体分别经由一层共同之掺杂层(其系作为共同之源极/汲极区)而串联。3.如申请专利范围第1或第2项之记忆体单胞配置,其中多条字线分别垂直于条形区而延伸,这些字线互相隔开。4.如申请专利范围第1项之记忆体单胞配置,其中作为通道区用之掺杂层在与字线相交之区域中具有一种掺杂物质浓度,此种浓度等于二个不同之掺杂物质浓度値中之一。5.如申请专利范围第4项之记忆体单胞配置,其中该二个不同之掺杂物质浓度値相差2至10倍。6.如申请专利范围第4或第5项之记忆体单胞配置,其中--该二个不同之掺杂物质浓度値中之一是介于0.51018cm-3和21018cm-3之间,--另一个掺杂物质浓度値是介于0.51019cm-3和21019cm-3之间。7.如申请专利范围第1或2项之记忆体单胞配置,其中闸极介电质含有一种具有电荷载体黏附位置之材料。8.如申请专利范围第1或2项之记忆体单胞配置,其中闸极介电质含有一种多层系统。9.如申请专利范围第1项之记忆体单胞配置,其中条形区含有二个由隔离区所隔离之层堆叠。10.如申请专利范围第9项之记忆体单胞配置,其中每二个配置在相邻条形区中之层堆叠是经由掺杂区(其配置在半导体基体中且与主面相邻接)而串联。11.如申请专利范围第9或第10项之记忆体单胞配置,其中形成区中所含有之层堆叠是经由一层共同之导电层(其配置在层堆叠和隔离区上方)而串联。12.如申请专利范围第1或2项之记忆体单胞配置,其中设置一个解码器以便控制位元线,解码器在每二条位元线之间具有相连接之MOS电晶体。13.如申请专利范围第12项之记忆体单胞配置,其中解码器含有串联之MOS电晶体,这些电晶体互相重叠地配置在条形区中。14.一种记忆体单胞配置之制造方去,其特征为:--在半导体基体之主面上沈积一些掺杂层,其中相邻之掺杂层是以相反之导电型式来掺杂,--藉由掺杂层之结构化来形成条形区,--条形区之至少一个侧壁设有闸极介电质,--须形成一些字线,这些字线是垂直于条形区而延伸且分别在侧壁区中那邻于闸极介电质。15.如申请专利范围第14项之方法,其中掺杂层是以磊晶方式沈积而成。图式简单说明:第一图记忆体单胞配置之一部份之侧视图。第二图显示于第一图中之记忆体单胞配置之放大图。第三图一种电路配置,其是用来控制记忆体单胞配置中所含有之字线和位元线。 |
