高密度集成电路内连线的形成方法

摘要

本发明提供一种缩小制作半导体元件内连线的方法，本方法利用间隙壁的构成与蚀刻壁垒层与高选择性蚀刻用以定义更小的内连线的开孔，第一间隙壁形成于栅极电极之上，接着第二间隙壁形成于位于栅极电极上的形成绝缘层中的储存电极窗的侧壁上，本发明的自动对准制造程序利用两组间隙壁使得有宽的开孔利于蚀刻形成接触窗的制作，以及有小的接触窗方向比例，此法减少掩膜步骤并于同一掩膜定义源极与漏极接触。

主权项

1、一种高密度集成电路内连线的形成方法，该方法是在具有元件区域与间隙壁绝缘区域的半导体基片上制作内连线，所述方法包含下列的步骤：a)提供空间栅极电极于该元件区域上及该导电结构于该绝缘区域上，该导电结构与栅极电极具有以抗反射氮化硅薄膜组成的第一绝缘帽盖层形成于顶部表面，该栅极电极与该导电结构具有侧壁；b)形成第一绝缘间隙壁，以氮化硅组成位于该栅极电极与该导电结构的侧壁上；c)形成顶部绝缘层覆盖该第一绝缘帽盖层该栅极电极；d)形成第一多晶层、介电层及第二绝缘帽盖层覆盖于基片表面；e)定义掩膜以高选择性蚀刻该第二绝缘层与介于该栅极电极与导电结构之间的介电层形成有第一侧壁的第一开孔；蚀刻位于该栅极电极与该导电结构间的第一多晶硅上部形成底部电极拴柱；f)形成第二绝缘间隙壁于该第一开孔的该第一侧壁上；及g)形成顶部电极柱填满该第一开孔及形成接触至该底部电极因此形成该基板的该内连线。