| 主权项 |
1.一种快闪记忆体之操作方法,用以操作一本快闪记忆体阵列晶胞,该快闪记忆体阵列晶胞包括,一选择电晶体、一第一快闪记忆体与第二快闪记忆体、一第一字元线与第二字元线、一主位元线以及一次位元线;该操作方法包括:该第一与第二快闪记忆体所属之汲极耦接至次位元线,该主位元线藉由该选择电晶体耦接至该次位元线,该第一与第二字元线连接该第一与该第二快闪记忆体所属之控制闸极,且该第一与该第二快闪记忆体所属之源极相连至一源极电压;当选择该第一快闪记忆体进行编码动作时,于该第一字元线输入一闸极编码电压用以编码,同时于该源极电压施一与该次位元线相同之电压,并可于该第二快闪记忆体之控制闸极施以一特定范围之电压,用以使该第二快闪记忆体所属之该源极与该汲极间之相对电压为零,藉此抑止该第二快闪记忆体被干扰;当选择该第一快闪记忆体进行抹除动作时,于该第一字元线输入一闸极抹除电压用以抹除,同时于该源极电压施一与该次位元线相同之电压,并可于该第二快闪记忆体之控制闸极施以一适当之电压,藉此抑止该第二快闪记忆体被干扰;以及当选择该第一快闪记忆体进行读取动作时,于该第一字元线输入一闸极电压用以读取,同时于该源极电压施一与该次位元线相异之电压,并可于该第二快闪记忆体之控制闸极施以一适当之电压,藉此抑止该第二快闪记忆体被干扰。2.如申请专利范围第1项所述之方法,其中该快闪记忆体阵列晶胞系一OR型快闪记忆体阵列晶胞。3.如申请专利范围第2项所述之方法,其中该第一与第二快闪记忆体包含P型通道快闪记忆体。4.如申请专利范围第1项所述之方法,其中该第一快闪记忆体之该闸极编码电压系一正高电压,范围为约10V到15V之间。5.如申请专利范围第4项所述之方法,其中该源极电压与该次位元线系分别施一相等之电压用以编码该第一快闪记忆体,该电压之范围约为-3V到-6V之间。6.如申请专利范围第4项所述之方法,更包括施加一基底电压于该第一快闪记忆体之基底,该基底电压系0V。7.如申请专利范围第1项所述之方法,其中该第二快闪记忆体之该闸极编码电压系范围为约0V到-5V之间。8.如申请专利范围第7项所述之方法,其中该源极电压与该次位元线系分别施一相等之电压用以抑止编码该第二快闪记忆体,该电压之范围约为-3V到-6V之间。9.如申请专利范围第7项所述之方法,更包括施加一基底电压于该第一快闪记忆体之基底,该基底电压系0V。10.一种拟动态快闪记忆体阵列结构,包括:复数条主位元线;复数条字元线;以及复数个快闪记忆胞单元,包括:一MOS电晶体,一次位元线,一选择电晶体,以及复数个快闪记忆电晶体,其中相应于各该些快闪记忆胞单元之各该些主位元线经由该选择电晶体与该次位元线连接,各该些快闪记忆体之汲极与该次位元线耦接,各该些快闪记忆体之源极耦接在一起与该MOS电晶体之汲极连接,其中各该些快闪记忆胞单元排成一行/列阵列,每一行之各该些快闪记忆胞单元系经由该选择电晶体与相对应之各该些主位元线耦接而成;每一列之各该些快闪记忆胞单元之闸极系由相对应之各该些字位元线耦接而成。11.如申请专利范围第10项所述之结构,其中该些快闪记忆体单元系一OR型快闪记忆体阵列晶胞。12.如申请专利范围第10项所述之结构,其中该些快闪记忆体电晶体包含P型通道快闪电晶体。13.如申请专利范围第10项所述之结构,其中该些快闪记忆体之一的该字元线施一电压,该电压范围为约10V到15V之间,且源极电压与该次位元线系分别施一相等之电压用以编码该快闪记忆体,范围约为-3V到-6V之间。14.如申请专利范围第13项所述之结构,其中共享该该字元线之该些该些快闪记忆体的源极电压与该次位元线系分别施一相等之电压用以抑止干扰该快闪记忆体,该电压为0V。15.如申请专利范围第13项所述之结构,更包括施加一基底电压于该快闪记忆体之基底,该基底电压系0V。16.如申请专利范围第10项所述之结构,其中该些快闪记忆体之一的该字元线施一电压,范围为约0V到-5V之间,且源极电压与该次位元线系分别施一相等之电压用以抑止编码该快闪记忆体,该电压之范围约为-3V到-6V之间。17.如申请专利范围第16项所述之结构,更包括施加一基底电压于该快闪记忆体之基底,该基底电压系0V。图式简单说明:第一图a绘示习知之快闪记忆体胞之阵列;第一图b绘示习知之快闪记忆体操作时临限电压对操作次数被扰动的情形;第二图绘示依照本发明快闪记忆体胞之阵列图;第三图绘示依照本发明之快闪记忆体之操作方法;第四图a绘示用以说明第三图之记忆体阵列其中之一被选择记忆胞进行编码的操作机制示意图;以及第四图b绘示用以说明第三图之记忆体阵列其中未被选择记忆胞进行抑止编码的操作机制示意图。 |
