| 主权项 |
1.一种具有测试模态之半导体记忆装置,具备有:记忆体阵列(47),含有多个记忆单元,在各记忆单元分割固有的位址;计数器(5),在上述测试模态时,计算外部时钟脉波信号之脉波数,藉该计数値,来依序地指定上述多个的各别位址;及资料输出入装置(41-46,48-54),藉着上述记数器(5),在所指定之位址记忆单元和外部之间,进行资料之输出入。2.如申请专利范围第1项之具有测试模态之半导体记忆装置,其中上述半导体记忆装置是静态随机存取记忆体。3.一种具有测试模态之半导体记忆装置,具备有:记忆体阵列(47),含有预先以预定数遂次被群化之多个记忆单元,在各记忆单元群分割固有的位址;第1计数器(5),在上述测试模态时,计算在初段所输入之第1时钟脉波信号的脉波数,并含有输出且串联连接指定上述记忆单元群位址之多个位址信号(A0-An)的多个阶段正反器(6.0-6.n);及写入装置(41-46,48,51-54),藉着从上述第1计数器(5)所输出之多个位址信号(A0-An),将资料写入到属于所指定之位址的记忆单元群的各别预定数记忆体单元内。4.如申请专利范围第3项之具有测试模态之半导体记忆装置,其中上述半导体记忆装置是静态随机存取记忆体。5.如申请专利范围第3项之具有测试模态之半导体记忆装置,具更进一步具备有:第2计数器(25),在上述测试模态时,计算在初段所输入之第2时钟脉波信号的脉波数,且含有预定数段之正反器(26.0-26.m),该正反器(26.0-26.m)系输出且串联连接用以写入属于上述记忆单元群之预定数记忆单元的预定数资料(D0-Dm);上述写入装置(41-46,48,51-54),系藉着从上述第1计数器(5)所输出之多个位址信号(A0-An),将从上述第2计数器(25)所输出之预定数资料(D0-Dm)各别写入到属于所指定位址之记忆体单元群的预定数记忆单元上。6.如申请专利范围第5项之具有测试模态之半导体记忆装置,其中上述第1和第2时钟脉波信号是相同之外部时钟脉波信号(ADDCLK)。7.如申请专利范围第5项之具有测试模态之半导体记忆装置,其中上述第2时钟脉波信号,是从上述第1计数器(5)所输出的多个位址信号(A0-An)之中的任一个信号。8.如申请专利范围第5项之具有测试模态之半导体记忆装置,其更进一步具备有:用以输入外部信号群之外部接脚(12)群,上述外部信号群包含有,多个外部位址信号,排列成行列状,用来指定上述记忆单元群之位址;预定数之外部资料,用以写入属于上述记忆单元群之预定数记忆单元内;上述写入装置(41-46,48,51-54),在通常动作时,藉着上述多个外部位址信号,将上述预定数之外部资料各别写入到属于所指定位址之记忆单元群的预定数记忆单元内。9.一种具有测试模态之半导体记忆装置,具备有:记忆体阵列(47),含有预先以预定数逐次被群化之多个记忆单元,在各记忆单元群分割固有之位址;记数器(25),在上述测试模态时,计算在初段所输入之外部时钟脉波信号的脉波数,并含有输出且串联连接用以写入属于上述记忆单元群之预定数记忆单元之预定数资料的预定数段正反器(26.0-26.m);及写入装置(41-46,48,51-54),将从上述记数器(25)所输出之预定数资料各别写入到属于上述之多个记忆单元群中之任一个记忆单元群的预定数记忆体单元上。10.如申请专利范围第9项之具有测试模试之半导体记忆体装置,其中上述半导体记忆装置是静态随机存取记忆体。图式简单说明:第一图显示构成本发明实施形态1之静态随机存取记忆体重要部分的电路方块图。第二图A-第二图E时序图(time chact),显示第一图所示之位址产生电路之动作的时序图。第三图是说明第一图及第二图A-第二图E所示之静态随机存取记忆体的效果图。第四图显示构成本发明实施形态2之静态随机存取记忆体重要部分的电路方块图。第五图A-第五图E显示第四图所示之资料产生电路之动作的时序图。第六图显示第四图及第五图A-第五图E所示之静态随机存取记忆体改良例的电路方块图。第七图显示第四图及第五图A-第五图E所示之静态随机存取记忆体之其他改良例的电路方块图。第八图显示构成习知静态随机存取记忆体之方块图。第九图是说明第八图所示之静态随机存取记忆体所进行之功能老化测试图。第十图是说明第八图和第九图中所说明之习知静态随机存取记忆体问题点图。 |
