| 主权项 |
1.一种多位元记忆体记忆胞之资料感测元件,包括:一记忆胞排列单元,其中每一记忆胞至少具有可储存二阶资料之启始电压准位;一多阶电流源单元,其根据流经由该记忆胞排列单元任意选择之一记忆胞的电流提供量化电压,其中每一量化电压的宽度比记忆胞启始电压分布小;以及一类比-数位反相器用以比较由该多阶电流源单元提供的量化电压与复数个参考电压,以提供一为二位元资料之记忆胞状态。2.如申请专利范围第1项所述多位元记忆体记忆胞之资料感测元件,该元件更包括:一位元线选择单元,用以由该记忆胞排列单元中任意选择一位元线;一电压保持单元,用以维持该选择位元线之一电压;以及一电流镜,用以提供与一经由该位元线流至一感测节点之一电流相同之一电流,其中该位元线选择单元、该电压保持单元与该电流镜系排列于该记忆胞排列单元与该多阶电流源单元之间。3.如申请专利范围第1项所述多位元记忆体记忆胞之资料感测元件,其中该类比-数位反相器更包括:一参考电压产生单元,可分别传递参考电压至电压比测器;一电压比测单元,其中该电压比测单元具有复数个电压比测器,用以比较由该多阶电流源单元至该参考电压间之该量化电压;以及一解码逻辑单元,用以分别接收该电压比测单元之输出,并转换成二位元资料。4.如申请专利范围第1项所述多位元记忆体记忆胞之资料感测元件,其中当该选择记忆胞具有储存N位元(2N)资料之启始电压准位时,该电压比测单元包括2N-1个电压比测器。5.如申请专利范围第1项所述多位元记忆体记忆胞之资料感测元件,其中当该选择记忆胞具有储存N位元(2N)资料之启始电压准位时,该多阶电流源单元包括2N个分支。6.如申请专利范围第5项所述多位元记忆体记忆胞之资料感测元件,其中该分支之一端连接至一共用电流源,而另一端则依序与感测节点直接或透过至少一开关装置连接。7.如申请专利范围第1项所述多位元记忆体记忆胞之资料感测元件,其中记忆胞根据该启始电压分布而具有复数个启始电压准位分布或电流准位分布,该多阶电流源单元包括一系统,该系统具有一阶梯形式之电流-电压特性曲线,该电流-电压特性曲线具有非常高电阻部份与非常低电阻部分且依序重复出现,以使特殊部份之电流分别以一对一的方式对应于特定电压,如此在与启始电压准位分布无关的情形下,降低分布的宽度或增加分布间的间隔。8.一种多位元记忆体记忆胞之资料感测元件,包括:一记忆胞排列单元,其中每一记忆胞均连接一字元线与一元线,且具有至少二阶的启始电压准位;一位元线选择单元,用以由该记忆胞排列单元中选择一特定记忆胞;一电流镜,用以提供一与经由该位元线流至一感测节点之电流相同之电流;一多阶电流源单元,用以根据提供至感测节点之电流提供量化电压,其中每一量化电压的宽度比记忆胞启始电压分布小;以及一类比-数位反相器,该类用以比较提供至感测节点之量化电压与参考电压产生单元分布之参考电压,以解码记忆胞状态。9.如申请专利范围第8项所述多位元记忆体记忆胞之资料感测元件,其中该类比-数位反相器包括:一参考电压产生单元,可分别传递参考电压至电压比测器;一电压比测单元其电压止测单元具有复数个电压比测器,用以比较提供该感测节点之量化电压及分别传递之参考电压间;以及一解码逻辑单元,用以分别接收该电压比测单元之输出,并转换成二位元资料。10.如申请专利范围第8项所述多位元记忆体记忆胞之资料感测元件,其中当该选择记忆胞具有储存N位元(2N)资料之启始电压准位时,该电压比测单元包括2N-1个电压比测器。11.如申请专利范围第8项所述多位元记忆体记忆胞之资料感测元件,其中在记忆胞中根据该启始电压分布具有复数个启始电压准位分布或电流准位分布,该多阶电流源单元包括一系统,该系统具有一阶梯形式之电流-电压特性曲线,该电流-电压特性曲线具有非常高电阻部份非常低电阻部分且依序重复出现,以使特定部份之电流分别以一对一的方式对应于特定电压,以致在与启始电压准位分布无关的情形下,降低分布的宽度或增加分布间的间隔。12.如申请专利范围第9项所述多位元记忆体记忆胞之资料感测元件,其中该参考电压产生单元由具有阶梯形式之电流-电压特性曲线之该多阶电流源单元低电阻部份中间提供电压以作为参考电压。13.如申请专利范围第8项所述多位元记忆体记忆胞之资料感测元件,其中当该选择记忆胞具有储存N位元(2N)资料之启始电压准位时,该多阶电流源单元包括2N个分支。14.如申请专利范围第13项所述多位元记忆体记忆胞之资料感测元件,其中该分支之一端连接一共用电流源,而另一端则依序与感测节点直接或透过至少一开关装置连接。15.如申请专利范围第14项所述多位元记忆体记忆胞之资料感测元件,其中该开关装置为关时,根据流至该感测节点之电流,该多阶电流源两端之电压增加或减少到一范围时,然后当电压不在该范围时,电流可依序地流过以使特定部份电压或电流则对应出特定的电压。16.如申请专利范围第13项所述多位元记忆体记忆胞之资料感测元件,其中当该选择记忆胞具有储存二位元启始电压准位时,该多阶电流源包括2N个分支(一第一、一第二、一第三、一第四分支,其中该分支分别具有一开关装置)。17.如申请专利范围第16项所述多位元记忆体记忆胞之资料感测元件,其中该多阶电流源单元包括:一第一与一第二MOS电晶体,与该第一分支串连;一第三与一第四MOS电晶体,与该第二分支串连;一第五与一第六MOS电晶体,与该第三分支串连;一第七MOS电晶体,其具有一汲极与该第四分支连接;一第八MOS电晶体,其具有一闸极与该第二MOS电晶体、该第四MOS电晶体、该第六MOS电晶体及该第七MOS电晶体共同连接,而该第八MOS电晶体之一汲极与其等闸极连接;以及一参考电流供应单元,与该第八MOS电晶体之一汲极连接。18.如申请专利范围第17项所述多位元记忆体记忆胞之资料感测元件,其中该第五MOS电晶体之一闸极与该第七MOS电晶体之一汲极连接,该第三MOS电晶体之一闸极与该第六MOS电晶体之一汲极连接,该第一MOS电晶体之一闸极与该第四MOS电晶体之一汲极连接,该第二、该第四、该第六与该第七MOS电晶体之源极则接地。19.如申请专利范围第16项所述多位元记忆体记忆胞之资料感测元件,其中该第一MOS电晶体至该第八MOS电晶体为PMOS电晶体或NMOS电晶体。20.如申请专利范围第19项所述多位元记忆体记忆胞之资料感测元件,其中该第一MOS电晶体至该第八MOS电晶体为NMOS电晶体时,该第二、该第四、该第六与该第七MOS电晶体之源极均接地,且电流源单元则与一电压源连接。21.如申请专利范围第20项所述多位元记忆体记忆胞之资料感测元件,其中当该第一MOS电晶体至该第八MOS电晶体为PMOS电晶体时,该第二、该第四、该第六与该第七MOS电晶体之源极均与一电压源连接,而该电流源单元则接地。22.如申请专利范围第8项所述多位元记忆体记忆胞之资料感测元件,其中当该选择记忆胞具有可储存22位元资料之启始电压准位时,该解码逻辑单元包括一系统,其可提供四种逻辑状态00.01.10与11中任意之一。23.如申请专利范围第8项所述多位元记忆体记忆胞之资料感测元件,其于该位元线选择单元与该电流镜间更包括一位元线电压保持单元,以维持连接该记忆胞之一位元线上之电压的电压恒定。24.如申请专利范围第9项所述多位元记忆体记忆胞之资料感测元件,其中当该选择记忆胞具有储存22位元资料之启始电压准位时,该位元线电压保持单元包括一第一、第二、及第三电压比测器。25.如申请专利范围第22项所述多位元记忆体记忆胞之资料感测元件,其中该解码逻辑单元包括:一输出端,用以由该第二电压比测器提供一讯号;一反相器,用以转换该第二电压比测器转换该讯号;一第一AND闸,用以接收经由该反相器转换之讯号与由该第一电压比测器输出之一讯号传送至一逻辑装置;一第二AND闸,用以接收第三与第二电压比测器之讯号并传送至逻辑装置;以及一NOR闸,用以传送经由该第二AND闸至逻辑装置之讯号与经由该第一AND闸至逻辑装置之讯号,且由另一输出端输出。图式简单说明:第一图a绘示习知一种多阶记忆体记忆胞之资料感测电路。第一图b系利用第一图a之多阶记忆体电路侦测一多阶记忆胞储存资料之状态。第二图a绘示习知一种记忆胞启始电压之分布。第二图b绘示习知感测节点电压之分布。第三图绘示依照本发明一较佳实施例的一种多位元记忆体记忆胞之资料感测元件之方块图。第四图a绘示依照本发明一第一较佳实施例的一种多位元记忆体记忆胞之资料感测元件之方块图。第四图b绘示利用本发明第一较佳实施例(第四图a)的多位元记忆体记忆胞之资料感测元件感测记忆胞之资料储存状态。第五图绘示第四图a的多阶电流源单元之多阶型态电流-电压关系图。第六图绘示对应于本发明之多位元记忆胞感测之资料的电压分布。第七图绘示根据本发明第一较佳实施例多位元记忆胞感测元件之多阶电流源单元之电流-电压关系图。第八图绘示本发明之多阶电流源单元之微小讯号输出电阻。第九图绘示不发明二位元(4阶启始电压)记忆胞资料感测元件之运作。第十图显示量化启始电压分布之感测延迟。第十一图绘示依照本发明一第二较佳实施例的一种多位元记忆体记忆胞之资料感测元件之方块图。第十二图绘示第十一图的多阶电流源单元之多阶型态电流-电压关系图。第十三图绘示第三图之解码逻辑单元系统。 |
