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Die vorliegende Erfindung betrifft einen Sigma Delta D/A-Wandler (300) mit N Stufen, wobei die n-te Stufe, mit n = 1, 2, 3, ...N, folgendes umfasst, einen ersten Addierer (10), welcher ein Nutzsignal x(k) (12) mit einem Fehlersignal err¶n¶(k-1) zu einem Eingangssignal e¶n¶(k) (14) addiert, einem Quantisierer (16), welcher das Eingangssignal e¶n¶(k) (14) gemäß einer vorbestimmten Quantisierungsfunktion zu einem Ausgangssignal y¶n¶(k) (18) quantisiert, sowie einem zweiten Addierer (20), welcher das Eingangssignal e¶n¶(k) (14) mit dem invertierten Ausgangssignal y¶n¶(k) zu x¶n¶(k) (21) addiert und einem Verzögerungsglied (22) zuführt, welches das Signal x¶n¶(k) (21) um eine Taktperiode verzögert als das Fehlersignal err¶n¶(k-1) an den ersten Addierer (10) abgibt. Hierbei ist zwischen dem zweiten Addierer (20) und dem Verzögerungsglied (22) ein Betragsminderer (24) vorgesehen, welcher das Signal x¶n¶(k) (21) unverändert belässt, wenn x¶n¶(k) = 0 ist und ansonsten den Betrag DOLLAR F1 des Signals x¶n¶(k) (21) um wenigstens eine kleinste darstellbare Zahleneinheit erniedrigt, wobei die Quantisierungsfunktion des Quantisierers (16) der n-ten Stufe des Sigma Delta D/A-Wandlers (300) folgendermaßen lautet: DOLLAR F2
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