| 主权项 |
/AIT{1.一种金氧半电晶体的制造方法,包括下列步骤:}/ait{提供一基底,该基底已形成一元件隔离区;}/ait{于该基底表面形成一闸极氧化层;}/ait{于该闸极氧化层上形成一闸极电极和一顶盖层;}/ait{于该闸极氧化层、该闸极电极和该顶盖层表面依序形成共形之一第一绝缘层和一第二绝缘层;}/ait{以该顶盖层和该元件隔离区为罩幕,于该闸极电极两侧下方之该基底中形成具有第一导电性之一第一掺杂区;}/ait{于该闸极电极和该顶盖层侧壁之该第一和第二绝缘层外形成一第一间隙壁;}/ait{以该第一间隙壁、该顶盖层和该元件隔离区为罩幕,于该基底中形成具有第一导电性之一第二掺杂区;}/ait{于包括该第一间隙壁的该基底上形成已平坦化之一第三绝缘层;}/ait{剥除部份该第三绝缘层和部份该第二绝缘层,至暴露出部份该第一间隙壁;}/ait{剥除该第一间隙壁、部份该第一绝缘层和该顶盖层;以及}/ait{进行一掺杂制程,以于约对应于第一间隙壁之该第一掺杂区下方的该基底中形成具有第二导电性之一第三掺杂区。}/AIT{2.如申请专利范围第1项所述之金氧半电晶体的制造方法,更包括:}/ait{剥除该第三绝缘层和该第二绝缘层,至暴露出该第一绝缘层;以及}/ait{于该闸极电极侧壁之该第一绝缘层外形成一第二间隙壁。}/AIT{3.如申请专利范围第1项所述之金氧半电晶体的制造方法,更包括:}/ait{剥除该第三绝缘层、该第二绝缘层和该第一绝缘层;以及}/ait{于该闸极电极侧壁形成一第二间隙壁。}/AIT{4.如申请专利范围第1项所述之金氧半电晶体的制造方法,其中该第一绝缘层、该第一间隙壁和该顶盖层的材质相同,该第二绝缘层和该第三绝缘层的材质相同。}/AIT{5.如申请专利范围第1项所述之金氧半电晶体的制造方法,其中该第一绝缘层、该第一间隙壁和该顶盖层的材质包括氮化矽,该第二绝缘层和该第三绝缘层的材质包括氧化矽。}/AIT{6.如申请专利范围第2项所述之金氧半电晶体的制造方法,其中该第一绝缘层、该第一间隙壁和该顶盖层的材质包括氮化矽,该第二绝缘层和该第三绝缘层的材质包括氧化矽。}/AIT{7.如申请专利范围第3项所述之金氧半电晶体的制造方法,其中该第一上绝缘层、该第一间隙壁和该顶盖层的材质包括氮化矽,该第二绝缘层和该第三绝缘层的材质包括氧化矽。}/AIT{8.如申请专利范围第2项所述之金氧半电晶体的制造方法,其中该第一导电性包括N型,该第二导电性包括P型。}/AIT{9.如申请专利范围第3项所述之金氧半电晶体的制造方法,其中该第一导电性包括N型,该第二导电性包括P型。}/AIT{10.如申请专利范围第2项所述之金氧半电晶体的制造方法,其中该第一导电性包括P型,该第二导电性包括N型。}/AIT{11.如申请专利范围第3项所述之金氧半电晶体的制造方法,其中该第一导电性包括P型,该第二导电性包括N型。}/AIT{12.一种金氧半电晶体的制造方法,用于具有一逻辑电路区和一记忆胞区之一基底,该基底已形成一元件隔离区,包括下列步骤:}/ait{于该基底表面形成一闸极氧化层;}/ait{于该闸极氧化层上形成一闸极电极和一顶盖层;}/ait{于该闸极氧化层、该闸极电极和该顶盖层表面依序形成共形之一第一绝缘层和一第二绝缘层;}/ait{以该顶盖层和该元件隔离区为罩幕,于该闸极电极两侧下方之该基底中形成具有第一导电型之一第一掺杂区;}/ait{于该闸极电极和该顶盖层侧壁之该第一和第二绝缘层外形成一第一间隙壁;}/ait{形成一罩幕层覆盖该记忆胞区,并配合以该逻辑电路区之该第一间隙壁、该顶盖层和该元件隔离区为罩幕,于该逻辑电路区之该基底中形成具有第一导电型之一第二掺杂区;}/ait{剥除该罩幕层;}/ait{形成已平坦化之一第三绝缘层覆盖已形成该第二掺杂区之该基底;}/ait{剥除该逻辑电路区之部份该第三绝缘层和部份该第二绝缘层,至暴露出部份该第一间隙壁;}/ait{剥除该逻辑电路区之该第一间隙壁、部份该第一绝缘层和该顶盖层;以及}/ait{进行一掺杂制程,在该逻辑电路区,于约对应于第一间隙壁之该第一掺杂区下方的该基底中形成具有第二导电性之一第三掺杂区。}/AIT{13.如申请专利范围第12项所述之金氧半电晶体的制造方法,更包括:}/ait{剥除该第三绝缘层和该第二绝缘层,至暴露出该第一绝缘层;以及}/ait{于该闸极电极侧壁之该第一绝缘层外形成一第二间隙壁。}/AIT{14.如申请专利范围第12项所述之金氧半电晶体的制造方法,更包括:}/ait{剥除该第三绝缘层、该第二绝缘层和该第一绝缘层;以及}/ait{于该闸极电极侧壁形成一第二间隙壁。}/AIT{15.如申请专利范围第12项所述之金氧半电晶体的制造方法,其中该第一绝缘层、该第一间隙壁和该顶盖层的材质相同,该第二绝缘层和该第三绝缘层的材质相同。}/tt第一图A至第一图H系绘示根据本发明较佳实施例之一种嵌入式DRAM电容器的制造方法之流程顶视图或剖面图。 |
