以均匀密度形成内连图案的方法

摘要

本发明提供一种形成内连图案于一半导体晶圆上之方法，实际内连图案与虚拟内连图案系配置于该半导体晶圆上，虚拟内连图案系配置于一区中，此区具有一低于所有配置于此半导体晶圆上之实际内连图案之平均密度之实际内连图案之密度，使得此区具有实质相同于该平均密度之实际内连图案与虚拟内连图案二者之总密度。

主权项

/AIT{1.一种形成内连图案于半导体晶圆上之方法,该方法包含下列步骤:}/ait{配置实际内连图案与虚拟内连图案于该半导体晶圆上,其中该虚拟内连图案系配置于一区之中,该区具有一低于所有配置于该半导体晶圆上之该实际内连图案之平均密度之该实际内连图案之密度,使得该区具有实质相同于该平均密度之该实际内连图案与该虚拟内连图案二者之总密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{2.如申请专利范围第1项之方法,其中该区含有一空间区,其上并未形成实际内连图案。}/AIT{3.如申请专利范围第1项之方法,其中该区含有一划线区。}/AIT{4.如申请专利范围第1项之方法,其中该虚拟内连图案具有一宽度,该宽度系实质地相等于大多数该实际内连图案之宽度。}/AIT{5.一种形成内连图案于半导体晶圆上之方法,该方法包含下列步骤:}/ait{配置实际内连图案与虚拟内连图案于该半导体晶圆上,该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度,}/ait{其中该虚拟内连图案系配置于一区之中,该区具有一低于所有配置于该半导体晶圆上之该实际内连图案之平均密度之该实际内连图案之密度,使得该区具有四分之一至四倍该平均密度范围中之该实际内连图案与该虚拟内连图案之总密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{6.如申请专利范围第5项之方法,其中该区含有一空间区,其上并未形成实际内连图案。}/AIT{7.如申请专利范围第5项之方法,其中该区含有一划线区。}/AIT{8.一种形成内连图案于半导体晶圆上之方法,该方法包含下列步骤:}/ait{配置实际内连图案与虚拟内连图案于该半导体晶圆上,}/ait{其中该虚拟内连图案系配置于一区之中,该区具有一低于所有配置于该半导体晶圆上之该实际内连图案之平均密度之该实际内连图案之密度,使得该区具有四分之一至四倍该平均密度范围中之该实际内连图案与该虚拟内连图案之总密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{9.如申请专利范围第8项之方法,其中该区含有一空间区,其上并未形成实际内连图案。}/AIT{10.如申请专利范围第8项之方法,其中该区含有一划线区。}/AIT{11.如申请专利范围第8项之方法,其中该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度。}/AIT{12.一种形成配置于半导体晶圆上之第一型晶片与第二型晶片上之内连图案之方法,该方法包含下列步骤:}/ait{配置实际内连图案于该第一型晶片上及虚拟内连图案于该第二型晶片上,其中该虚拟内连图案系配置至少在该第二型晶片毗邻于该第一型晶片之地区上,使得该毗邻区实质地具有该虚拟内连图案其密度为配置在毗邻于该第二型晶片之该第一型晶片上之该实际内连图案之一平均密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{13.如申请专利范围第12项之方法,其中该第一型晶片系实际晶片及该第二型晶片系测试元件群晶片。}/AIT{14.如申请专利范围第12项之方法,其中该第一型晶片系实际晶片及该第二型晶片系虚拟晶片。}/AIT{15.如申请专利范围第12项之方法,其中该虚拟内连图案系配置于该第二型晶片之整个区之上。}/AIT{16.如申请专利范围第12项之方法,其中该虚拟内连图案系选择性地只配置于该第二型晶片毗邻于该第一型晶片之地区上。}/AIT{17.如申请专利范围第12项之方法,其中该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度。}/AIT{18.一种形成配置于半导体晶圆上之第一型晶片与第二型晶片上之内连图案之方法,该方法包含下列步骤:}/ait{配置实际内连图案于该第一型晶片及虚拟内连图案于该第二型晶片上,该虚拟内连图案具有一宽度其系相等于大多数该实际内连图案之宽度,}/ait{其中该虚拟内连图案系配置至少在该第二型晶片毗邻于该第一型晶片之地区上,使得该毗邻区实质地具有该虚拟内连图案其密度为配置在毗邻于该第二型晶片之该第一型晶片上之该实际内连图案之四分之一至四倍该平均密度之范围中,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{19.如申请专利范围第18项之方法,其中该第一型晶片系实际晶片及该第二型晶片系测试元件群晶片。}/AIT{20.如申请专利范围第18项之方法,其中该第一型晶片系实际晶片及该第二型晶片系虚拟晶片。}/AIT{21.如申请专利范围第18项之方法,其中该虚拟内连图案系配置于该第二型晶片之整个区之上。}/AIT{22.如申请专利范围第18项之方法,其中该虚拟内连图案系选择性地只配置于该第二型晶片毗邻于该第一型晶片之地区上。}/AIT{23.一种形成配置于半导体晶圆上之第一型晶片与第二型晶片上之内连图案之方法,该方法包含下列步骤:}/ait{配置实际内连图案于该第一型晶片上及虚拟内连图案于该第二型晶片上,}/ait{其中该虚拟内连图案系配置至少在该第二型晶片毗邻于该第一型晶片之地区上,使得该毗邻区宾质地具有该虚拟内连图案其密度为配置在毗邻于该第二型晶片之该第一型晶片上之该实际内连图案之四分之一至四倍该平均密度之范围中,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{24.如申请专利范围第23项之方法,其中该第一型晶片系实际晶片及该第二型晶片系测试元件群晶片。}/AIT{25.如申请专利范围第23项之方法,其中该第一型晶片系实际晶片及该第二型晶片系虚拟晶片。}/AIT{26.如申请专利范围第23项之方法,其中该虚拟内连图案系配置于该第二型晶片之整个区之上。}/AIT{27.如申请专利范围第23项之方法,其中该虚拟内连图案系选择性地只配置于该第二型晶片毗邻于该第一型晶片之地区上。}/AIT{28.如申请专利范围第23项之方法,其中该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度。}/AIT{29.一种内连图案之结构,配置于一半导体晶圆之上,该内连图案之结构包含:配置于该半导体晶圆上之实际内连图案与虚拟内连图案,}/ait{其中该虚拟内连图案系配置于一区之中,该区具有一低于所有配置于该半导体晶圆上之该实际内连图案之平均密度之该实际内连图案之密度,使得该区具有实质相同于该平均密度之该实际内连图案与该虚拟内连图案二者之总密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{30.如申请专利范围第29项之内连图案之结构,其中该区含有一空间区,其上并未形成实际内连图案。}/AIT{31.如申请专利范围第29项之内连图案之结构,其中该区含有一划线区。}/AIT{32.如申请专利范围第29项之内连图案之结构,其中该虚拟内连图案具有一宽度,该宽度系实质地相等于大多数该实际内连图案之宽度。}/AIT{33.一种内连图案之结构,配置于一半导体晶圆之上,该内连图案之结构包含:配置于该半导体晶圆上之实际内连图案与虚拟内连图案,该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度,}/ait{其中该虚拟内连图案系配置于一区之中,该区具有一低于所有配置于该半导体晶圆上之该实际内连图案之平均密度之该实际内连图案之密度,使得该区具有四分之一至四倍该平均密度范围中之该实际内连图案与该虚拟内连图案之总密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{34.如申请专利范围第33项之内连图案之结构,其中该区含有一空间区,其上并未形成实际内连图案。}/AIT{35.如申请专利范围第33项之内连图案之结构,其中该区含有一划线区。}/AIT{36.一种内连图案之结构,配置于一半导体晶圆之上,该内连图案之结构包含:配置于该半导体晶圆上之实际内连图案与虚拟内连图案,}/ait{其中该虚拟内连图案系配置于一区之中,该区具有一低于所有配置于该半导体晶圆上之该实际内连图案之平均密度之该实际内连图案之密度,使得该区具有四分之一至四倍该平均密度范围中之该实际内连图案案与该虚拟内连图案之总密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{37.如申请专利范围第36项之内连图案之结构,其中该区含有一空间区,其上并未形成实际内连图案。}/AIT{38.如申请专利范围第36项之内连图案之结构,其中该区含有一划线区。}/AIT{39.如申请专利范围第36项之内连图案之结构,其中该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度。}/AIT{40.一种内连图案之结构,配置于一半导体晶圆上之第一型晶片与第二型晶片之上,该内连图案之结构包含:配置于该第一型晶片上之实际内连图案及配置于该第二型晶片上之虚拟内连图案,其中该虚拟内连图案系配置至少在该第二型晶片毗邻于该第一型晶片之地区上,使得该毗邻区实质地具有该虚拟内连图案其密度为配置在毗邻于该第二型晶片之该第一型晶片上之该实际内连图案之一平均密度,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{41.如申请专利范围第40项之内连图案之结构,其中该第一型晶片系实际晶片及该第二型晶片系测试元件群晶片。}/AIT{42.如申请专利范围第40项之内连图案之结构,其中该第一型晶片系实际晶片及该第二型晶片系虚拟晶片。}/AIT{43.如申请专利范围第40项之内连图案之结构,其中该虚拟内连图案系配置于该第二型晶片之整个区之上。}/AIT{44.如申请专利范围第40项之内连图案之结构,其中该虚拟内连图案系选择性地只配置于该第二型晶片毗邻于该第一型晶片之地区上。}/AIT{45.如申请专利范围第40项之内连图案之结构,其中该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度。}/AIT{46.一种内连图案之结构,配置于一半导体晶圆上之第一型晶片与第二型晶片之上,该内连图案之结构包含:配置于该第一型晶片上之实际内连图案及配置于该第二型晶片上之虚拟内连图案,该虚拟内连图案具有一宽度其系相等于大多数该实际内连图案之宽度,}/ait{其中该处拟内连图案系配置至少在该第二型晶片毗邻于该第一型晶片之地区上,使得该毗邻区实质地具有该虚拟内连图案其密度为配置在毗邻于该第二型晶片之该第一型晶片上之该实际内连图案之四分之一至四倍该平均密度之范围中,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{47.如申请专利范围第46项之内连图案之结构,其中该第一型晶片系实际晶片及该第二型晶片系测试元件群晶片。}/AIT{48.如申请专利范围第46项之内连图案之结构,其中该第一型晶片系实际晶片及该第二型晶片系虚拟晶片。}/AIT{49.如申请专利范围第46项之内连图案之结构,其中该虚拟内连图案系配置于该第二型晶片之整个区之上。}/AIT{50.如申请专利范围第46项之内连图案之结构,其中该虚拟内连图案系选择性地只配置于该第二型晶片毗邻于该第一型晶片之地区上。}/AIT{51.一种内连图案之结构,配置于一半导体晶圆上之第一型晶片与第二型晶片之上,该内连图案之结构包含:}/ait{配置于该第一型晶片上之实际内连图案及配置于该第二型晶片之虚拟内连图案,}/ait{其中该虚拟内连图案系配置至少在该第二型晶片毗邻于该第一型晶片之地区上,使得该毗邻区实质地具有该虚拟内连图案其密度为配置在毗邻于该第二型晶片之该第一型晶片上之该实际内连图案之四分之一至四倍该平均密度之范围中,以便防止毗邻于该虚拟内连图案之该实际内连图案之大小或宽度上有任何变化。}/AIT{52.如申请专利范围第51项之内连图案之结构,其中该第一型晶片系实际晶片及该第二型晶片系测试元件群晶片。}/AIT{53.如申请专利范围第51项之内连图案之结构,其中该第一型晶片系实际晶片及该第二型晶片系虚拟晶片。}/AIT{54.如申请专利范围第51项之内连图案之结构,其中该虚拟内连图案系配置于该第二型晶片之整个区之上。}/AIT{55.如申请专利范围第51项之内连图案之结构,其中该虚拟内连图案系选择性地只配置于该第二型晶片毗邻于该第一型晶片之地区上。}/AIT{56.如申请专利范围第51项之内连图案之结构,其中该虚拟内连图案具有一宽度其系实质地相等于大多数该实际内连图案之宽度。}/tt第一图系一横截面正视图,描绘一习知半导体基体,上形成有MOS场效电晶体;第二图系一平面图,描绘配置于一半导体晶圆上除了一空间区上之外的内连图案;第三图系一横截面正视图,取沿着第二图中之C-Cu,描绘配置于一半导体晶圆上除了一空间区上之外的内连图案;第四图系一平面图,描绘在一矽晶圆上之半导体晶片及测试元件群晶片;第五图系一平面图,描绘在一实际晶片上之内连图案及在一测试元件群晶片上之MOS场效电晶体,其中该两晶片系由一划线区所界限;第六图系一横截面正视图,取沿着第五图中之D-Du,描绘在一实际晶片上之内连图案及在一测试元件群晶片上之MOS场效电晶体,其中该两晶片系由一划线区所界限;第七图系一片段横截面正视图,描绘在一电路区上之实际图案及在空间区上之虚拟图案;第八图系一平面图,描绘在一半导体晶圆上之实际与虚拟之内连图案;第九图系一片段横截面正视图,取沿着第八图之A-Au,描绘在一半导体晶圆上之实际与虚拟之内连图案;第十图系一平面图,描绘在一半导体晶圆上之实际与虚拟之内连图案;第十一图系一片段横截面正视图,取沿着第十图之B-Bu,描绘在一半导体晶圆上之实际与虚拟之内连图案;第十二图系一平面图,描绘在一半导体晶圆上之实际与虚拟晶片。