| 主权项 |
/AIT{1.一种具有半导体本体(1)之场效电晶体,半导体本体(1)具有一个主面,至少一个源极区(6)和一个汲极区(7)设置在半导体本体(1)中且半导体本体(1)设有一个闸极电极(10),闸极电极(10)藉由一个隔离层(8)而和源极区(6)及汲极区(7)之间的通道区相隔离,其特征为:}/ait{源极区(6),汲极区(7)和通道区分别配置在半导体本体(1)中所设置之凹入区(3,4,5)之壁(wall)中。}/AIT{2.如申请专利范围第1项之场效电晶体,其中在凹入区(3,4,5)中分别设置电极(9,10,11)。}/AIT{3.如申请专利范围第1或第2项之场效电晶体,其中凹入区(3,4,5)具有一种基本上是圆形之横切面。}/AIT{4.如申请专利范围第1或第2项之场效电晶体,其中通道区用之凹入区(4)位于源极区(6)和汲极区(7)用之凹入区(3,5)之间,使源极区(6)和汲极区(7)分别与隔离层(8)相接触。}/AIT{5.如申请专利范围第2项之场效电晶体,其中电极(9,10,11)是由高掺杂之多晶矽所构成。}/AIT{6.如申请专利范围第1项之场效电晶体,其中半导体本体(1)是p掺杂的。}/AIT{7.如申请专利范围第1项之场效电晶体,其中汲极区(7)中之掺杂浓度是往汲极电极(11)之方向提高。}/AIT{8.如申请专利范围第1项之场效电晶体,其中场效电晶体埋入绝线材料(13)中。}/AIT{9.如申请专利范围第1项之场效电晶体,其中半导体本体(1)配置在绝缘体(21)上。}/AIT{10.如申请专利范围第1或第2项之场效电晶体,其中在凹入区(3,4,5)之壁中设置氮化钛及/或矽化物。}/AIT{11.如申请专利范围第1或第9项之场效电晶体,其中设有另一凹入区(23)以用于半导体本体(1)之接点(B)中。}/AIT{12.如申请专利范围第1或第7项之场效电晶体,其中源极区和汲极区(6,7)是以砷及/或磷来掺杂。}/AIT{13.如申请专利范围第1或第5项之场效电晶体,其中闸极电极(10)下方设有一个高掺杂之区域(14)。}/AIT{14.如申请专利范围第13项之场效电晶体,其中该高掺杂之区域(14)所具有之导电型式和半导体本体(1)者相同。}/AIT{15.如申请专利范围第1,2或5项之场效电晶体,其中电极(9,10,11)形成导电轨(26)之各层。}/AIT{16.如申请专利范围第11项之场效电晶体,其中导电轨是配置在不同之平面中。}/AIT{17.如申请专利范围第1或第2项之场效电晶体,其中凹入区之直径是0.1至1m且其中央线大约互相隔开0.1至1m之距离。}/AIT{18.一种场效电晶体之制造方法,此处之场效电晶体系指申请专利范围第1至第17项中任一项所述者,本方法之特征为:}/ait{在一种导电型式之半导体本体(1)中设置三个凹入区(3,4,5),此三个凹入区基本上配置成一列,中间凹入区(4)之侧壁设有一层隔离层(8),在二个位于旁侧之凹入区(3,5)之侧壁中设置另一种导电型式之掺杂物质,使这样所形成之源极区和汲极区(6,7)能与隔雕层(8)相接触,且随后以电极材料(9,10,11)填入凹入区(3,4,5)中。}/tt第一图至第三图系本发明以n通道形式依据"超(super)沟渠-FETs"形成之第一实施例,其中第一图显示第二图之切面aa,第二图显示第一图之切面bb,第三图显示FETs之原理上之电路图(在这些切面图中删去阴影线以便有较佳之图解)。第四图至第六图系本发明具有动态记忆体单胞(其具有"超沟渠-FETs")之第二实施例,其中第四图显示第五图之切面图aa,第五图显示第四图之切面bb,第六图是动态记忆体单胞之原理上之电路图。第七图,第八图系本发明具有"超沟渠-FETs"(其具有氧化物隔离区)之第三实施例,其中第七图显示第八图之切面aa,第八图显示第七图之切面bb。第九图,第十图系本发明具有"超沟渠-FETs"(其具有多晶矽-导电轨)之第四实施例,其中第九图显示第十图之切面aa,第十图显示第九图之切面bb。第十一图,第十二图系本发明依SOI-技术具有"超沟渠-FETs"之第五实施例,其中第十一图显示第十二图之切面aa,第十二图显示第十一图之切面bb。第十三图(a),第十三图(b)和第十四图(b),第十四图(b)系本发明之第六或第七实施例,其中所显示的是:在不同平面中之电子形成多个层(第十三图(a)和第十三图(b)),或,在三个布线平面中互相隔离地形成各个接点(第十四图(a)和第十四图(b))。 |
