| 主权项 |
1.一种半导体积体电路装置,系具备有:该记忆有各画素的深度资料的记忆体(11,12),而该各画素系形成3次元绘图画像;以及,该用以侦测出深度资料的侦测电路(27),而该深度资料系在前述记忆体(11,12)的所定领域(18)处而记忆着复数的画素的深度资料之中,表示出该在3次元绘图画像上最深的深度。2.如申请专利范围第1项之半导体积体电路装置,其中在前述半导体积体电路装置上,另装设有端子(29),而该端子(29)系被用以将该按照着前述之侦测电路(27)所侦测出之深度资料,输出至外部。3.如申请专利范围第1项之半导体积体电路装置,其中前述之侦测电路(27),系包含有:第1比较器(31,33),而该第1比较器系将前述之复数的画素中之2个画素的深度资料相互地进行着比较;以及,第1选择器(38,40),而该第1选择器系依照前述第1比较器(31,33)的比较结果,而选择出该表示在前述3次元绘图画像上的深度方向的深度资料;以及,第2比较器(32,34),而该第2比较器系在前述复数的画素之内,对于其他2个的画素的深度资料,互相地进行着比较;以及,第2选择器(39,41),而该第2选择器系依照着前述第2比较器(32,34)的比较结果,而选择出该表示在前述3次元绘图画像上的深度方向上的深度资料;以及,第3比较器(35,36),而该第3比较器系对于该依照着前述第1及第2选择器(38-41)所选择的2个深度资料,而进行着相互之比较;以及,第3选择器(42,43),而该第3选择器系依照前述第3比较器(35,36)的比较结果,而选择出该表示在前述3次元绘图画像上的深度方向上的深度资料。4.如申请专利范围第1项之半导体积体电路装置,其中前述之惯测电路(27),系包含有复数个OR闸极(45),而该OR闸极系对应于前述各个画素的深度资料的复数的位元,并且,前述各个之OR闸极(45)系接收到该对应于前述各个画素的深度资料的位元的信号。5.如申请专利范围第1项之半导体积体电路装置,其中前述之记忆体(11,12)的所定领域(18),系包含有复数的记忆体单元(46),而该记忆体单元(46),系配置在前述之复数的画素上之所对应的复数的行以及前述各个画素的深度资料的复数的位元之所对应的复数的列;前述之侦测电路(27)系包含有:该配置于前述复数的列上之复数的输出线(OUT0-OUT31);以及,该对应于前述复数的记忆体单元(46)且配置在前述复数的行与前述复数的列上的复数的电晶体(54);而且,前述各个电晶体(54)系邻接在对应的记忆体单元(46)上,并且应答着该储存在此记忆体单元(46)处之资料,而变成为ON或OFF状态,此外,该配置在前述各列上的电晶体(54),系具备有导通电极,而该导通电极系连接至相对应之输出线(OUT0-OUT31 )处。6.如申请专利范围第1项之半导体积体电路装置,其中前述半导体积体电路装置,系另装设有:暂存器(57),而该暂存器(57)系记忆有该由外部而施加之1个画素的深度资料;以及,比较深度资料用之比较器(58),而该深度资料系将该依照前述侦测电路(27)而所侦测出的深度资料,记忆在前述之暂存器(57)中。7.如申请专利范围第6项所述之半导体积体电路装置,其中前述之半导体积体电路装置,系另装设有端子(60),而该端子系用以将该依照前述比较器(58)而得到之比较结果,输出至外部。8.如申请专利范围第1项之半导体积体电路装置,其中前述之半导体积体电路装置,系另装设有屏蔽电路(61,MSK0-MSK7),而前述之屏蔽电路系用以由该依照前述侦测电路(27)而侦测出之侦测对象呈部份地排除掉该将已记忆在前述记忆体(11,12)的所定领域(18)内的资料,以进屏蔽之用。9.如申请专利范围第8项之半导体积体电路装置,其中前述之记忆体(11,12)的所定领域(18),系包含有复数的记忆体单元(46),而该记忆体单元(46)系配置在该对应于前述复数的画素的复数的行以及该对应于前述各个画素的深度资料的复数的位元上的复数的列;并且,前述之侦测电路(27)系包含有:复数个配置在前述复数列的输出线(OUT0-OUT31);以及,复数个电晶体(54),而该复数个电晶体系对应于前述复数的记忆体单元(46),并且,配置在前述复数的行及复数的列上;此外,前述各个的电晶体(54),系邻接于相对应的记忆体单元(46),并且应答着该储存在记忆体单元(46)内的资料而变成ON/ OFF状态,而且,各个配置在前述各列的电晶体(54),系具有一方之导通电极,而该导通电极系连接至相对应的输出线(OUT0-OUT31);前述屏蔽电路(61,MSK0-MSK7),系包含有:复数的屏蔽线(MSK0-MSK7),而该复数的屏蔽线,系配置在前述复数的行;以及,复数的反相器(61),而该反相器(61)系对应于前述复数的屏蔽线(MSK0-MSK7),并且,各个屏蔽线系应答屏蔽信号(/MSK0-/MSK7),而将输出信号施加至相对应的屏蔽线中;此外,各个配置在前述各行上的电晶体(54),系具有另一方之导通电极,而该导通电极系连接至相对应的屏蔽线。10.如申请专利范围第1项的半导体积体电路装置,其中前述之半导体积体电路装置,系另装设一比较用的比较电路(17),而将相对应于该记忆在前述记忆体(11,12)中之1个画素的深度资料与该由外部而施加的1个画素的深度资料,进行比较。图式简单说明:第一图是依据本发明第1形态实施例的帧缓冲记忆体的表示全体构成的方块图。第二图是利用第一图所示帧缓冲记忆体来处理幕的3次元绘图画像的前视图。第三图为第二图中所显示画像的立体图。第四图为显示第一图中所示maxZ检测电路的构成的方块图。第五图为依据本发明第2形态实施例的帧缓冲记忆体对于maxZ检测电路的构成所显示的电路图。第六图为依据本发明第3形态实施例的帧缓冲记忆体对于SRAM及maxZ检测电路的构成所显示的方块图。第七图为依据第六图中所显示各种静态记忆体单元(static memory cell)的构成被显示的电路图。第八图为依搂本发明第4形态实施例的帧缓冲记忆体对于maxZ检测电路、refZ暂存器(ref Z register)、及比较器的构成被显示的方块图。第九图为依据本发明第5形态实施例的帧缓冲记忆体对于SRAM及maxZ检测电路的构成被显示的方块图。 |
