| 主权项 |
1.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有至少一段差部,该等段差部向着该半导体插件的配线引出缘方向而降低高度,其中该着装基板的该多层式配线的至少一部分从该多层着装基板的着装区经由该半导体插件的该配线引出缘延伸至从该着装区所界限的外部区,且其中该段差部具有复数个导电焊垫被连接至该多层式配线的该至少一部分,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。2.如申请专利范围第1项所述之半导体插件,其中该段差部不连续地改变高度,使得该段差部包含至少一较高层区与至少一较低层区,且使得该至少一较低层区被配置于比该较高层区更接近该半导体插件的配线引出边,其中该着装基板的该多层式配线的该至少一部分从该多层着装基板的该着装区经由该半导体插件的该配线引出边延伸至该外部区,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至围绕该着装区的其外部区。3.如申请专利范围第2项所述之半导体插件,其中该段差部具有至少一梯级部,其提供一边界线来界限该较高层区与该较低层区,且该梯级部具有实质上垂直的墙壁面向该半导体插件的该配线引出边。4.如申请专利范围第3项所述之半导体插件,其中该至少一梯级部提供一边界线来围绕一内部区,使得该较高层区被配置在该半导体插件的该内部区上而该较低层区被配置在周边区上,藉此该较低层区围绕该较高层区。5.如申请专利范围第4项所述之半导体插件,其中各自的该较高层与较低层区具有至少一单列的该导电焊垫围绕该内部区。6.如申请专利范围第5项所述之半导体插件,其中各自的该较高层与较低层区具有一组内侧与外侧列的该导电焊垫围绕该内部区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。7.如申请专利范围第4项所述之半导体插件,其中复数个该梯级部延伸以提供多条边界线来共同围绕该内部区,使得一最高层区被配置在该半导体插件的该内部区上,而至少一居中层区则围绕该最高层区,且一最低层区被配置在周边区上围绕该至少一居中层区,且其中各自的该最高层、居中层与最低层区具有至少一单列的该导电焊垫围绕该内部区。8.如申请专利范围第7项所述之半导体插件,其中各自的该最高层、居中层与最低层区具有一组内侧与外侧列的该导电焊垫围绕该内部区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。9.如申请专利范围第4项所述之半导体插件,其中由该至少一梯级部所提供之该边界线所围绕的该内部区系对于该半导体插件的中心以中心式而配置。10.如申请专利范围第4项所述之半导体插件,其中由该至少一梯级部所提供之该边界线所围绕的该内部区系对于该半导体插件的中心以偏心式而配置。11.如申请专利范围第4项所述之半导体插件,其中由该至少一梯级部所提供之该边界线所围绕的该内部区系正方形。12.如申请专利范围第11项所述之半导体插件,其中该至少一梯级部所提供的该边界线全向式地围绕该内部区,使得该较高层区被配置在该半导体插件的该内部区上而该较低层区被配置在周边区上,藉此该较低层区全向式地围绕该较高层区。13.如申请专利范围第11项所述之半导体插件,其中该至少一梯级部所提供的该边界线三向式地围绕该内部区,使得该较高层区被配置在该半导体插件的该内部区上而该较低层区被配置在周边区上,藉此该较低层区三向式地围绕该较高层区。14.如申请专利范围第2项所述之半导体插件,其中该着装表面具有至少两梯级部,其提供至少两直线形边界线来界限至少一该较高层区与至少两该较低层区,且各自的该两梯级部具有实质上垂直的墙壁面向该半导体插件的相对两边,使得该至少两该较低层区分别邻近于该半导体插件的该相对两边,且该至少一该较高层区被夹在该至少两该较低层区之间。15.如申请专利范围第2项所述之半导体插件,其中该着装表面具有至少一斜面,其在该较高层区与该较低层区提供一边界区,且该斜面面向该半导体插件的该配线引出边。16.如申请专利范围第15项所述之半导体插件,其中该至少一斜面提供一边界区围绕一内部区,使得该较高层区被配置在该半导体插件的该内部区上而该较低层区被配置在周边区上,藉此该较低层区围绕该较高层区。17.如申请专利范围第16项所述之半导体插件,其中各自的该较高层与较低层区具有至少一单列的该导电焊垫围绕该内部区。18.如申请专利范围第17项所述之半导体插件,其中各自的该较高层与较低层区具有一组内侧与外侧列的该导电焊垫围绕该内部区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。19.如申请专利范围第19项所述之半导体插件,其中复数个该斜面延伸以提供多个边界区来共同围绕该内部区,使得一最高层区被配置在该半导体插件的该内部区上,而至少一居中层区则围绕该最高层区,且一最低层区被配置在周边区上围绕该至少一居中层区,且其中各自的该最高层、居中层与最低层区具有至少一单列的该导电焊垫围绕该内部区。20.如申请专利范围第19项所述之半导体插件,其中各自的该最高层、居中层与最低层区具有一组内侧与外侧列的该导电焊垫围绕该内部区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。21.如申请专利范围第16项所述之半导体插件,其中由该至少一斜面所提供之该边界区所围绕的该内部区系对于该半导体插件的中心以中心式而配置。22.如申请专利范围第16项所述之半导体插件,其中由该至少一斜面所提供之该边界线所围绕的该内部区系对于该半导体插件的中心以偏心式而配置。23.如申请专利范围第16项所述之半导体插件,其中由该至少一斜面所提供之该边界线所围绕的该内部区系正方形。24.如申请专利范围第23项所述之半导体插件,其中该至少一斜面所提供的该边界线全向式地围绕该内部区,使得该较高层区被配置在该半导体插件的该内部区上而该较低层区被配置在周边区上,藉此该较低层区全向式地围绕该较高层区。25.如申请专利范围第24项所述之半导体插件,其中该至少一斜面所提供的该边界线三向式地围绕该内部区,使得该较高层区被配置在该半导体插件的该内部区上而该较低层区被配置在周边区上,藉此该较低层区三向式地围绕该较高层区。26.如申请专利范围第15项所述之半导体插件,其中该着装表面具有至少两斜面,其提供至少两直线形边界区来界限至少一该较高层区与至少两该较低层区,且该两斜面中的各斜面面向该半导体插件的相对两边,使得该至少两该较低层区分别邻近于该半导体插件的该相对两边,且该至少一该较高层区被夹在该至少两该较低层区之间。27.如申请专利范围第1项所述之半导体插件,其中该段差部不连续地改变高度,使得该着装表面包含至少一较高层区与至少一较低层区,且使得该至少一较低层区被配置于比该较高层区更接近该半导体插件的角,其中该着装基板的该多层式配线的该至少一部分从该多层着装基板的该着装区经由该半导体插件的该角附近延伸至该外部区,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至该外部区。28.如申请专利范围第27项所述之半导体插件,其中该段差部具有至少一梯级部,其提供一L形边界线来界限该较高层区与该较低层区,且其中该L形边界线围绕邻近于该角的一角区,使得该较低层区被配置在该角区,且该梯级部具有实质上垂直的墙壁面向包夹于该半导体插件之该角的相邻两边。29.如申请专利范围第28项所述之半导体插件,其中该段差部具有四组的至少一梯级部,其提供四组的至少一L形边界线来界限该较高层区与四较低层区,且其中该四L形边界线分别围绕邻近于四角的四角区,使得该四较低层区分别被配置在该四角区上,且各自的该四梯级部具有实质上垂直的墙壁面向包夹于该半导体插件之对应的该四角之一的相邻两边。30.如申请专利范围第29项所述之半导体插件,其中该段差部具有四组的复数个梯级部,其提供四组的多条L形边界线来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多条L形边界线共同围绕各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以相互垂直的两方向围绕对应的该四最低层区之一,且该最高层区以该两方向围绕各自的该四组的该至少一居中层区,且其中各自的梯级部具有实质上垂直的墙壁面向包夹于该半导体插件之对应的该四角之一的相邻两边。31.如申请专利范围第30项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该相互垂直的两方向围绕该最低层区。32.如申请专利范围第31项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该相互垂直的两方向共同围绕该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。33.如申请专利范围第27项所述之半导体插件,其中该段差部具有至少一梯级部,其提供一直线形边界线来界限该较高层区与该较低层区,且其中该直线形边界线延伸在夹该角的两边之间,且该直线形边界线在该半导体插件的对角线方向上界限出邻近于该角的一角区,使得该较低层区被配置在该角区上,且该梯级部具有实质上垂直的墙壁面向该半导体插件的该角。34.如申请专利范围第33项所述之半导体插件,其中该段差部具有四组的至少一梯级部,其提供四组的至少一直线形边界线来界限该较高层区与四较低层区,且其中该四条直线形边界线分别在该对角线方向上界限出邻近于四角的四角区,使得该四较低层区分别被配置在该四角区上,且各自的该四梯级部具有实质上垂直的墙壁面向该半导体插件之对应的该四角之一。35.如申请专利范围第34项所述之半导体插件,其中该段差部具有四组的复数个梯级部,其提供四组的多条直线形边界线来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多条直线形边界线分别多重界限各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以该半导体插件的该对角线方向界限出该最高层区与各自的该四最低层区,且其中各自的该梯级部具有实质上垂直的墙壁面向该半导体插件之对应的该四角之一。36.如申请专利范围第35项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该对角线方向界限该最低层区。37.如申请专利范围第36项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该对角线方向共同界限该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。38.如申请专利范围第27项所述之半导体插件,其中该段差部具有至少一斜面,其提供一L形边界区来界限该较高层区与该较低层区,且其中该L形边界区围绕邻近于该角的一角区,使得该较低层区被配置在该角区上,且该斜面面向包夹于该半导体插件之该角的的相邻两边。39.如申请专利范围第38项所述之半导体插件,其中该段差部具有四组的至少一斜面,其提供四组的至少一L形边界区来界限该较高层区与四较低层区,且其中该四个L形边界区分别围绕邻近于四角的四角区,使得该四较低层区分别被配置在该四角区上,且各自的该四斜面面向包夹于该半导体插件之对应的该四角之一的相邻两边。40.如申请专利范围第39项所述之半导体插件,其中该段差部具有四组的复数个斜面,其提供四组的多个L形边界区来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多个L形边界区共同围绕各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以相互垂直的两方向围绕对应的该四最低层区之一,且该最高层区以该两方向围绕各自的该四组的该至少一居中层区,且其中该斜面面向包夹于该半导体插件之对应的该四角之一的相邻两边。41.如申请专利范围第40项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该相互垂直的两方向围绕该最低层区。42.如申请专利范围第41项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该相互垂直的两方向共同围绕该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。43.如申请专利范围第27项所述之半导体插件,其中该段差部具有至少一斜面,其提供一直线形边界区来界限该较高层区与该较低层区,且其中该直线形边界区延伸在夹该角的两边之间,且该直线形边界区在该半导体插件的对角线方向上界限出邻近于该角的一角区,使得该较低层区被配置在该角区上,且该斜面面向该半导体插件的该角。44.如申请专利范围第43项所述之半导体插件,其中该段差部具有四组的至少一斜面,其提供四组的至少一直线形边界区来界限该较高层区与四较低层区,且其中该四个直线形边界区分别在该对角线方向上界限出邻近于四角的四角区,使得该四较低层区分别被配置在该四角区上,且各自的该四斜面面向该半导体插件之对应的该四角之一。45.如申请专利范围第44项所述之半导体插件,其中该段差部具有四组的复数个斜面,其提供四组的多个直线形边界区来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多个直线形边界区分别多重界限各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以该半导体插件的该对角线方向界限出该最高层区与各自的该四最低层区,且其中该斜面中的各斜面面向该半导体插件之对应的该四角之一。46.如申请专利范围第45项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该对角线方向界限该最低层区。47.如申请专利范围第46项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该对角线方向共同界限该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。48.如申请专利范围第1项所述之半导体插件,其中该段差部连续地改变高度,使得该段差部包含向着该半导体插件的配线引出缘而高度下降的一斜面区,其中该着装基板的该多层式配线的至少一部分从该多层着装基板的着装区经由该半导体插件的该配线引出边延伸至由该着装区所界限的一外部区,且其中该斜面区具有位于该斜面区上复数个不同高度的复数个导电焊垫,且该导电焊垫被连接到该多层式配线的该至少一部分,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。49.如申请专利范围第48项所述之半导体插件,其中该段差部包含向着该半导体插件的四边而高度下降的四斜面区,其中该着装基板的该多层式配线从该多层着装基板的该着装区经由该半导体插件的该四边延伸至该外部区。50.如申请专利范围第49项所述之半导体插件,其中各自的该四斜面区具有复数列的该导电焊垫,其平行于该半导体插件之各自的该四边而延伸,使得该复数列彼此位于不同高度,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。51.如申请专利范围第1项所述之半导体插件,其中该段差部连续地改变高度,使得该段差部包含向着该半导体插件的配线引出角而高度下降的一斜面区,其中该着装基板的该多层式配线的至少一部分从该多层着装基板的着装区经由该半导体插件的该配线引出角附近的一区延伸至由该着装区所界限的一外部区,且其中该斜面区具有位于该斜面区上复数个不同高度的复数个导电焊垫,且该导电焊垫被连接到该多层式配线的该至少一部分,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。52.如申请专利范围第51项所述之半导体插件,其中该段差部包含向着该半导体插件的四角而高度下降的四斜面区,其中该着装基板的该多层式配线从该多层着装基板的该着装区经由该半导体插件的该四角延伸至该外部区。53.如申请专利范围第52项所述之半导体插件,其中各自的该四斜面区具有复数列的该导电焊垫,其平行于该半导体插件的对角线而延伸,使得该复数列彼此位于不同高度,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。54.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有至少一梯级部,其提供一四边形边界线来界限在内部区上的一较高层区与位在外部区上的一较低层区,使得该较低层区围绕该较高层区,其中该梯级部具有实质上垂直的墙壁面向该半导体插件的四边,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至围绕该着装区的其外部区。55.如申请专利范围第54项所述之半导体插件,其中各自的该较高层与较低层区具有至少一单列的该导电焊垫平行于该半导体插件的四边。56.如申请专利范围第55项所述之半导体插件,其中各自的该较高层与较低层区具有一组内侧与外侧列的该导电焊垫平行于该半导体插件的该四边,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。57.如申请专利范围第54项所述之半导体插件,其中复数个该梯级部延伸以提供多条边界线来共同围绕该内部区,使得一最高层区被配置在该半导体插件的该内部区上,而至少一居中层区则围绕该最高层区,且一最低层区被配置在周边区上围绕该至少一居中层区,且其中各自的该最高层、居中层与最低层区具有至少一单列的该导电焊垫平行于该半导体插件的该四边。58.如申请专利范围第57项所述之半导体插件,其中各自的该最高层、居中层与最低层区具有一组内侧与外侧列的该导电焊垫围绕该内部区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。59.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有至少一斜面,其提供一四边形边界区来界限在内部区上的一较高层区与位在外部区上的一较低层区,使得该较低层区围绕该较高层区,其中该斜面面向该半导体插件的四边,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至围绕该着装区的其外部区。60.如申请专利范围第59项所述之半导体插件,其中各自的该较高层与较低层区具有至少一单列的该导电焊垫平行于该半导体插件的该四边。61.如申请专利范围第60项所述之半导体插件,其中各自的该较高层与较低层区具有一组内侧与外侧列的该导电焊垫平行于该半导体插件的该四边,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。62.如申请专利范围第59项所述之半导体插件,其中复数个该斜面延伸以提供多个边界区来共同围绕该内部区,使得一最高层区被配置在该半导体插件的该内部区上,而至少一居中层区则围绕该最高层区,且一最低层区被配置在周边区上围绕该至少一居中层区,且其中各自的该最高层、居中层与最低层区具有至少一单列的该导电焊垫平行于该半导体插件的该四边。63.如申请专利范围第62项所述之半导体插件,其中各自的该最高层、居中层与最低层区具有一组内侧与外侧列的该导电焊垫平行于该半导体插件的该四边,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。64.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有四组的至少一梯级部,其提供四组的至少一L形边界线来界限一较高层区与位在该半导体插件之四角附近的四角区上的四较低层区,且其中该四L形边界线分别围绕该四角区,其中各自的该四梯级部具有实质上垂直的墙壁面向包夹于该半导体插件对应的该四角之一的相邻两边,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至围绕该着装区的其外部区。65.如申请专利范围第64项所述之半导体插件,其中该着装表面具有四组的复数个梯级部,其提供四组的多条L形边界线来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多条L形边界线共同围绕各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以相互垂直的两方向围绕对应的该四最低层区之一,且该最高层区以该两方向围绕各自的该四组的该至少一居中层区,且其中各自的该梯级部具有实质上垂直的墙壁面向包夹于该半导体插件之对应的该四角之一的相邻两边。66.如申请专利范围第65项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该相互垂直的两方向围绕该最低层区。67.如申请专利范围第66项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该相互垂直的两方向共同围绕该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。68.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有四组的至少一梯级部,其提供四组的至少一直线形边界线来界限该较高层区与四较低层区,且其中该四条直线形边界线分别在该对角线方向上界限出邻近于四角的四角区,使得该四较低层区分别被配置在该四角区上,其中各自的该四梯级部具有实质上垂直的墙壁面向该半导体插件之对应的该四角之一,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至围绕该着装区的其外部区。69.如申请专利范围第68项所述之半导体插件,其中该段差部具有四组的复数个梯级部,其提供四组的多条直线形边界线来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多条直线形边界线分别多重界限各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以该半导体插件的该对角线方向界限出该最高层区与各自的该四最低层区,且其中各自的该梯级部具有实质上垂直的墙壁面向该半导体插件之对应的该四角之一。70.如申请专利范围第69项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该对角线方向界限该最低层区。71.如申请专利范围第70项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该对角线方向共同界限该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。72.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有四组的至少一斜面,其提供四组的至少一L形边界区来界限一较高层区与位在该半导体插件之四角附近的四角区上的四较低层区,且其中该四L形边界区分别围绕该四角区,其中各自的该四斜面面向包夹于该半导体插件对应的该四角之一的相邻两边,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至围绕该着装区的其外部区。73.如申请专利范围第72项所述之半导体插件,其中该着装表面具有四组的复数个斜面,其提供四组的多个L形边界区来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多个L形边界区共同围绕各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以相互垂直的两方向围绕对应的该四最低层区之一,且该最高层区以该两方向围绕各自的该四组的该至少一居中层区,且其中该斜面中的各斜面面向包夹于该半导体插件之对应的该四角之一的相邻两边。74.如申请专利范围第73项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该相互垂直的两方向围绕该最低层区。75.如申请专利范围第74项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该相互垂直的两方向共同围绕该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。76.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有四组的至少一斜面,其提供四组的至少一直线形边界区来界限该较高层区与四较低层区,且其中该四个直线形边界区分别在该对角线方向上界限出邻近于四角的四角区,使得该四较低层区分别被配置在该四角区上,其中各自的该四斜面面向该半导体插件之对应的该四角之一,且其中该较高层区具有复数个第1导电焊垫被连接至该多层式配线的第1层配线,且该较低层区具有复数个第2导电焊垫被连接至该多层式配线的第2层配线,使得在分别保留第1与第2层的情况下允许该第1层与第2层配线将该多层着装基板的着装区引出至围绕该着装区的其外部区。77.如申请专利范围第76项所述之半导体插件,其中该段差部具有四组的复数个斜面,其提供四组的多个直线形边界区来分别界限一最高层区、四组的至少一居中层区与四组最低层区,且其中各自组的该多个直线形边界区多重界限各自的该四角区,使得该四最低层区分别被配置在该四角区上,且各自的该至少一居中层区以该半导体插件的该对角线方向界限出该最低层区与各自的该四最低层区,且其中该斜面中的各料面面向该半导体插件之对应的该四角之一。78.如申请专利范围第77项所述之半导体插件,其中各自的该至少一居中层区具有至少一单列的该导电焊垫以该对角线方向界限该最低层区。79.如申请专利范围第78项所述之半导体插件,其中各自的该至少一居中层区具有一组内侧与外侧列的该导电焊垫以该对角线方向共同界限该最低层区,其中该外侧列被配置于比该内侧列更接近该最低层区,将该内侧列上的该导电焊垫配置在自该外侧列上的该导电焊垫错开之位置,使得被连接至该内侧列的该导电焊垫上之各自的该配线可引导经过该外侧列上的相邻两个该导电焊垫之间。80.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有向着该半导体插件的四边而高度下降的四斜面区,其中该着装基板的该多层式配线从该多层着装基板的着装区经由该半导体插件的该四边延伸至一外部区,且其中各自的该四斜面区具有复数个导电焊垫位于该斜面中的各斜面区上复数个不同高度上,且该导电焊垫被连接到该多层式配线的该至少一部分,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。81.如申请专利范围第80项所述之半导体插件,其中各自的该四斜面区具有复数列的该导电焊垫,其平行于该半导体插件之各自的该四边而延伸,使得该复数列彼此位于不同高度,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。82.一种半导体插件,其包含一半导体晶片且具有将被着装在具有多层式配线的多层着装基板上的一着装表面,其中该着装表面具有向着该半导体插件的四角而高度下降的四斜面区,其中该着装基板的该多层式配线从该多层着装基板的一着装区经由该半导体插件的该四角的附近延伸至围绕该着装区的一外部区,且其中各自的该四斜面区具有复数个导电焊垫位于各自的该四斜面区上的不同高度上,且该导电焊垫被连接至该多层式配线的该至少一部分,使得在分别维持个别高度的情况下允许该多层式配线的该至少一部分将该着装区引出至该外部区。83.如申请专利范围第82项所述之半导体插件,其中各自的该四斜面区具有复数列的该导电焊垫,其平行于该半导体插件的对角线方向而延伸,使得该复数列彼此位于不同高度,使得在维持个别高度的情况下分别允许该多层式配线将该着装区引出至该外部区。图式简单说明:第一图A为说明具有平坦着装表面上以栅阵列型式设置了多个焊锡球或球块的习如表面着装型半导体插件的示意透视图。第一图B为说明具有平坦着装表面上以栅阵列型式设置了多个焊锡球或球块的习如表面着装型半导体插件的平面图。第一图C为说明具有平坦着装表面上以栅阵列型式设置了多个焊锡球的习知表面着装型半导体插件沿着第一图B之A-A连线的横剖面前视图。第二图A为说明具有着装表面上设置了多个导电焊垫与通路孔且配线从导电焊垫而延伸的习知表面着装型多层着装基板的局部放大平面图。第二图B为说明第二图A之习知表面着装型多层着装基板的多层结构的局部放大横剖面前视图。第三图A为说明在依照本发明的第1实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第三图B为说明在依照本发明的第1实施例中第三图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第三图C为说明在依照本发明的第1实施例中具有改良式着装表面的新表面着装型半导体插件沿着第三图B之A-A连线的示意横剖面前视图。第四图为说明在依照本发明的第1实施例中具有改良式着装表面的新表面着装型半导体插件沿着第三图C之A-A连线的横剖面前视图。第五图A为说明依照本发明之具有改良式着装表面的新表面着装型半导体插件所着装于其上的多层着装基板的局部放大平面图。第五图B为说明第五图A之多层着装基板的局部放大横剖面前视图。第六图为说明在依照本发明的第1实施例中着装置多层着装基板上之具有改良式着装表面的新表面着装型半导体插件的示意透视图。第七图A为说明在依照本发明的第2实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第七图B为说明在依照本发明的第2实施例中第七图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第七图C为说明在依照本发明的第2实施例中具有改良式着装表面的新表面着装型半导体插件沿着第七图B之A-A连线的示意横剖面前视图。第七图D为说明在依照本发明的第2实施例中第七图A的新表面着装型半导体插件的改良式着装表面的每一平台上的双列导电焊垫的局部放大平面图。第八图A为说明在依照本发明的第3实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第八图B为说明在依照本发明的第3实施例中第八图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第八图C为说明在依照本发明的第3实施例中具有改良式着装表面的新表面着装型半导体插件沿着第八图B之A-A连线的示意横剖面前视图。第九图A为说明在依照本发明的第4实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第九图B为说明在依照本发明的第4实施例中第九图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第九图C为说明在依照本发明的第4实施例中具有改良式着装表面的新表面着装型半导体插件沿着第九图B之A-A连线的示意横剖面前视图。第十图A为说明在依照本发明的第5实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第十图B为说明在依照本发明的第5实施例中第十图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第十图C为说明在依照本发明的第5实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十图B之A-A连线的示意横剖面前视图。第十图D为说明在依照本发明的第5实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十图B之B-B连线的示意横剖面前视图。第十一图A为说明在依照本发明的第6实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第十一图B为说明在依照本发明的第6实施例中第十一图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第十一图C为说明在依照本发明的第6实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十一图B之A-A连线的示意横剖面前视图。第十一图D为说明在依照本发明的第6实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十一图B之B-B连线的示意横剖面前视图。第十二图A为说明在依照本发明的第7实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第十二图B为说明在依照本发明的第7实施例中第十二图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第十二图C为说明在依照本发明的第7实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十二图B之A-A连线的示意横剖面前视图。第十二图D为说明在依照本发明的第7实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十二图B之B-B连线的示意横剖面前视图。第十三图A为说明在依照本发明的第8实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第十三图B为说明在依照本发明的第8实施例中第十三图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第十三图C为说明在依照本发明的第8实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十三图B之A-A连线的示意横剖面前视图。第十四图A为说明在依照本发明的第9实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第十四图B为说明在依照本发明的第9实施例中第十四图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第十四图C为说明在依照本发明的第9实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十四图B之A-A连线的示意横剖面前视图。第十四图D为说明在依照本发明的第9实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十四图B之C-C连线的示意横剖面前视图。第十四图E为说明在依照本发明的第9实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十四图B之D-D连线的示意横剖面前视图。第十五图A为说明在依照本发明的第10实施例中具有改良式着装表面的新表面着装型半导体插件的示意透视图。第十五图B为说明在依照本发明的第10实施例中第十五图A的具有改良式着装表面的新表面着装型半导体插件的示意平面图。第十五图C为说明在依照本发明的第10实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十五图B之A-A连线的示意横剖面前视图。第十五图D为说明在依照本发明的第10实施例中具有改良式着装表面的新表面着装型半导体插件沿着第十五图B之C-C连线的示意横剖面前视图。 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