| 主权项 |
1.一种形成半导体元件之方法,用于在一底材上形成一半导体元件的制程中,同时形成一储存节点以及复数个内连线,该底材至少包含一记忆胞阵列区(cell array)以及一周边区(periphery array),该方法至少包含:形成复数个第一接触窗于该记忆胞阵列区以及该周边区中,该周边区至少包含一位元线以及一字元线,该位元线以及该字元线是用来将该半导体元件定址(address),该记忆胞阵列区以及该周边区的一面是被一第一介电层所复盖;形成一第一导电层于该复数个第一接触窗中以及该第一介电层上;定义该第一导电层以同时形成该储存节点以及该复数个内连线;依序形成一第二介电层以及一第二导电层于该第一介电层、该储存节点以及该复数个内连线上;以及定义该第二介电层以及该第二导电层以形成一电荷储存装置以及复数个接触窗插塞(contactplug),故形成该半导体元件。2.如申请专利范围第1项之方法,其中上述之形成该半导体元件之方法更包含:形成一第三介电层于该第二介电层、该电荷储存装置以及该复数个接触窗插塞上;蚀刻该第三介电层以形成复数个第二接触窗,该复数个第二接触窗曝露该第二介电层以及该复数个接触窗插塞;形成一第三导电层于该复数个第二接触窗中以及该第三导电层上;定义该第三导电层以形成一第一介层窗插塞(viaplug)、一第二介层窗插塞、一第三介层窗插塞以及一第四介层窗插塞,该第一介层窗插塞电性偶合至该第二介电层,该第二介层窗插塞电性偶合至该位元线,该第三介层窗插塞电性偶合至该字元线,该第四介层窗插塞电性偶合至该底材;形成一第四介电层于该第三导电层、该第三介电层、该第一介层窗插塞、该第三介层窗插塞以及该第四介层窗插塞上;蚀刻该第四介电层以形成一第三接触窗,并藉以曝露该第二介层窗插塞;形成一第四导电层于该第四介电层上以及该第三接触窗中;以及定义该第四导电层以在该半导体元件上形成一导线,该导线电性偶合至该位元线。3.如申请专利范围第1项之方法,其中上述之复数个接触窗插塞至少包含一第一接触窗插塞、一第二接触窗插塞以及一第三接触窗插塞,该第一接触窗插塞电性偶合至该位元线,该第二接触窗插塞电性偶合至该字元线,该第一接触窗插塞电性偶合至该周边区之该底材。4.如申请专利范围第1项之方法,其中上述之第一导电层是由下列其中之一所组成:经掺杂之复晶矽(doped polysilicon)、铝(AI)、钨(W)以及钽(Ta)。5.如申请专利范围第1项之方法,其中上述之第二介电层是由下列其中之一所组成:Ta2O5.BST以及PZT。6.如申请专利范围第1项之方法,其中上述之第二导电层是由下列其中之一所组成:经掺杂之复晶矽(doped poly silicon)、铝(AI)、钨(W)以及钽(Ta)。7.如申请专利范围第1项之方法,其中上述之第一介电层、该第三介电层以及该第四介电层系由下列其中之一所构成:O3 TEOS之氧化介层以及硼磷矽玻璃(Borophosphosilicateglass:BPSG)。8.如申请专利范围第1项之方法,其中上述之第三导电层系由铝所组成。9.如申请专利范围第1项之方法,其中上述之第四导电层系由铝所组成。10.如申请专利范围第1项之方法,其中上述之电荷储存装置系为一电容器。11.一种形成半导体元件之方法,用于在一底材上形成一半导体元件的制程中,同时形成一储存节点以及复数个内连线,该底材至少包含一记忆胞阵列区(cell array)以及一周边区(periphery array),该方法至少包含:形成复数个第一接触窗于该记忆胞阵列区以及该周边区中,该周边区至少包含一位元线以及一字元线,该位元线以及该字元线是用来将该半导体元件定址(address),该记忆胞阵列区以及该周边区的一面是被一第一介电层所覆盖;形成一第一导电层于该复数个第一接触窗中以及该第一介电层上;定义该第一导电层以同时形成该储存节点以及该复数个内连线;依序形成一第二介电层以及一第二导电层于该第一介电层、该储存节点以及该复数个内连线上;以及定义该第二介电层以及该第二导电层以形成一电荷储存装置以及复数个接触窗插塞(contactplug),故形成该半导体元件,该复数个接触窗插塞至少包含一第一接触窗插塞、一第二接触窗插塞以及一第三接触窗插塞,该第一接触窗插塞电性偶合至该位元线,该第二接触窗插塞电性偶合至该字元线,该第一接触窗插塞电性偶合至该周边区之该底材。12.如申请专利范围第11项之方法,其中上述之形成该半导体元件之方法更包含:形成一第三介电层于该第二介电层、该电荷储存装置以及该复数个接触窗插塞上;蚀刻该第三介电层以形成复数个第二接触窗,该复数个第二接触窗曝露该第二介电层以及该复数个接触窗插塞;形成一第三导电层于该复数个第二接触窗中以及该第三导电层上;定义该第三导电层以形成一第一介层窗插塞(viaplug)、一第二介层窗插塞、一第三介层窗插塞以及一第四介层窗插塞,该第一介层窗插塞电性偶合至该第二介电层,该第二介层窗插塞电性偶合至该位元线,该第三介层窗插塞电性偶合至该字元线,该第四介层窗插塞电性偶合至该底材;形成一第四介电层于该第三导电层、该第三介电层、该第一介层窗插塞、该第三介层窗插塞以及该第四介层窗插塞上;蚀刻该第四介电层以形成一第三接触窗,并藉以曝露该第二介层窗插塞;形成一第四导电层于该第四介电层上以及该第三接触窗中;以及定义该第四导电层以在该半导体元件上形成一导线,该导缘电性偶合至该位元线。13.如申请专利范围第11项之方法,其中上述之第一导电层是由下列其中之一所组成:经掺杂之复晶矽(doped poly silicon)、铝(AI)、钨(W)以及钽(Ta)。14.如申请专利范围第11项之方法,其中上述之第二介电层是由下列其中之一所组成:Ta2O5、BST以及PZT。15.如申请专利范围第11项之方法,其中上述之第二导电层是由下列其中之一所组成:经掺杂之复晶矽(doped poIy silicon)、铝(AI)、钨(W)以及钽(Ta)。16.如申请专利范围第11项之方法,其中上述之第一介电层、该第三介电层以及该第四介电层系由下列其中之一所构成:O3 TEOS之氧化介层以及硼磷矽玻璃(Borophosphosilicateglass:BPSG)。17.如申请专利范围第11项之方法,其中上述之第三导电层系由铝所组成。18.如申请专利范围第11项之方法,其中上述之第四导电层系由铝所组成。19.如申请专利范围第15项之方法,其中上述之电荷储存装置系为一电容器。图式简单说明:第一图显示的是包含有记忆胞阵列区以及周边区的半导体晶圆的剖面图,其中以传统方法在此半导体晶圆上形成字元线。第二图显示的是以传统的方法,在该半导体晶圆上形成接触窗插塞后的半导体晶圆剖面图。第三图显示的是以传统的方法,在该半导体晶圆上形成电容后的半导体晶圆剖面图。第四图显示的是以传统的方法,在该半导体晶圆上形成连接至该半导体晶圆周边区的导线之后的半导体晶圆剖面图。第五图至第十图显示的是依据本名的方法所处理的半导体晶圆之剖面图。第五图为包含有记忆胞阵列区以及周边区的半导体晶圆的剖面图,其中以本发明的制程顺序中的步骤在此半导经晶圆上形成字元线。第六图显示的是依据本发明的制程步骤,在半导体晶圆上形成接触窗后的晶圆剖面图。第七图显示的是依据本发明的制程步骤,同时形成的储存节点以及接触窗插塞(亦即金属内连线)的晶圆之剖面图。第八图显示的是依据本发明的制程步骤,形成电容器之后的晶圆剖面图。第九图显示的是依据本发明的制程步骤,形成电性偶合至该电容以及该金属内连线层的第一金属层的晶圆之剖面图。第十图显示的是依据本发明的制程步骤,具有电性偶合至位元线的导线之半导体晶圆之剖面图。 |
