| 主权项 |
1.一种半导体装置,具备:半导体基板;形成在前述半导体基板之主表面的前述隔离领域之隔离氧化膜;形成在前述半导体基板之主表面的前述隔离领域围绕的活性领域之一对的源极/汲极领域;形成在前述源极/汲极领域的构部;于前述半导体基板的活性领域的主表面上介以绝缘膜形成的闸极;覆盖前述隔离氧化膜,前述源极/汲极领域,前述沟部以及前述闸极的状态形成的层间绝缘膜;经由设在前述层间绝缘膜的开口部到达至前述沟部的配线层;以及介着前述配线层连接至前述源极/汲极领域之任一方的电容器者。2.如申请专利范围第1项之半导体装置,其中前述沟部形成比前述源极/汲极领域更深,前述配线层为由以能量带间隙比矽为大的物质填埋前述沟部而形成的第1配线层及连接于前述第1配线层的第2配线层构成为其特征者。3.如申请专利范围第1项之半导体装置,其中前述沟部形成比前述源极/汲极领域更深,以及具备形成于前述配线层与前述半导体基板之界面的氧化矽膜为其特征者。4.如申请专利范围第1项之半导体装置,其中前述沟部为形成于前述源极/汲极领域的表面,前述源极/汲极领域之连接电容器侧为邻接于隔离氧化膜,形成在前述源极/汲极领域之表面的沟部为由除去前述隔离氧化膜端部表面的一部而形成为其特征者。5.一种半导体装置,具备:半导体基板;形成在前述半导体基板之主表面的隔离领域之隔离氧化膜;形成在前述半导体基板之主表面的前述隔离领域围绕的活性领域之一对的源极/汲极领域;于前述半导体基板的活性领域的主表面上介以绝缘膜形成的闸极;覆盖前述隔离氧化膜前述源极/汲极领域以及前述闸极的状态形成的层间绝缘膜;将经由设在前述层间绝缘膜的开口部到达至前述源极/汲极领域的接触部洞填埋而形成的配线层;介着前述配线层连接至前述源极/汲极领域之任一方的电容器;以及于前述配线层中离开前述电容器形成之用以抑制漏电流的薄膜者。6.如申请专利范围第5项之半导体装置,其中前述配线层及薄膜均由多晶矽形成,而以前述薄膜含有的不纯物浓度比前述配线层含有的不纯物浓度为低为其特征者。7.如申请专利范围第5项之半导体装置,其中前述薄膜由氧化矽膜形成为其特征者。8.如申请专利范围第5项之半导体装置,其中前述薄膜为由具有能带量带间隙比配线层为大的物质形成为其特征者。9.一种半导体装置之制造方法,具备:于半导体基板之主表面的隔离领域形成隔离氧化膜的工序;介以绝缘膜在前述半导体基板之主表面上形成闸极的工序;于前述半导体基板之主表面的前述隔离领域围绕的活性领域形成一对之源极/汲极领域的工序;于前述闸极之侧面形成侧壁的工序;对于前述源极/汲极领域之主表面实施蚀刻而形成沟部;以第1导电材料填埋前述沟部形成第1配线层的工序;覆盖前述隔离氧化膜前述源极/汲极领域以及前述闸极的状态形成层间绝缘膜的工序;自前述层间绝缘膜的表面到达前述第1配线的表面形成开口部的工序;以第2导电材料填埋前述开口部形成第2配线层的工序;以及形成介着前述第1及第2配线层连接前述源极/汲极领域之任一方的电容器之工序者。10.如申请专利范围第9项之半导体装置之制造方法,其中更具备:将前述沟部形成比前述源极/汲极领域为深后,对于全面实施热氧化以形成氧化矽膜的工序;以及实施回蚀刻而只在前述沟部底面之前述半导体基板露出的部分遗留前述氧化矽膜的工序为其特征者。11.如申请专利范围第9项之半导体装置的制造方法,其中更具备:形成覆盖前述隔离氧化膜中之端部以外部分之表面的遮膜之工序;以及将前述电容器连接之源极/汲极领域及前述隔离氧化膜的表面用侧壁及前述遮膜以蚀刻除去,形成比源极/汲极领域为浅,并且前述隔离氧化膜之端部表面的一部为除去的构部之工序为其特征者。12.一种半导体装置的制造方法,具备:于半导体基板之主表面的隔离领域形成隔离氧化膜的工序;介着绝缘膜于前述半导体基板之主表面上形成闸极的工序;于前述半导体基板之主表面的前述隔离领域围绕的活性领域形成一对之源极/汲极领域的工序;于前述闸极的侧面形成侧壁的工序;以覆盖前述隔离氧化膜、前述源极/汲极领域及前述闸极之形态形成的层间绝缘膜的工序;于前述层间绝缘膜形成用以形成对前述源极/汲极领域之任一方做电气连接的配线层之开口部的工序;以第1材料将前述开口部填埋至中途以形成前述配线层之第1配线层的工序;于形成在前述开口部之前述配线层的第1配线层上,以第2材料填埋至前述开口部之中途以形成前述配线层之第2配线层的工序;于形成在前述开口部之前述配线层的第2配线层上,以前述第1材料填埋以形成前述配线层之第3配线层的工序;以及形成对于前述第1,第2及第3配线层构成的前述配线层为电气的连接之电容器的工序。13.如申请专利范围第12项的半导体装置的制造方法,其中前述第1及第2材料均为使用多晶矽,第2材料对于第1材料以含有低浓度的不纯物为其特征者。14.如申请专利范围第12项的半导体装置的制造方法,其中具备前述第2配线层为用高电阻之材料形成的工序为其特征者。15.如申请专利范围第12项的半导体装置的制造方法,其中具备将前述第2配线层以能量带间隙比第1材料为大的第2材料形成之工序为其特征者。图式简单说明:第一图表示本发明之第1较佳实施形态之半导体装置的构造中将隐去的一部分用虚线表示的断面图。第二图至第九图表示本发明之第一图所示半导体装置之制造方法以工序顺序表示的要部断面图。第十图至第十五图表示本发明之第2较佳实施形态之半导体装置的断面图。第十六图表示第十图所示半导体装置之制造方法之一工序的要部断面图。第十七图表示第十二图所示半导体装置之制造方法之一工序的要部断面图。第十八图表示第十四图所示半导体装置之制造方法之一工序的要部断面图。第十九图表示本发明之第3较佳实施形态的半导体装置之断面图。第二十图,第二十二图及第二十三图表示第十九图所示半导体装置之制造方法以工序顺序表示的要部断面图。第二十一图及第二十四图表示第十九图所示半导体装置之制造方法之一工序的平面图。第二十五图至第二十八图表示本发明之第4较佳实施形态之半导体装置的断面图。第二十九图表示说明本发明之第1及第4较佳实施形态之半导体基板的深度与不纯物浓度的关系之说明图。第三十图表示第二十五图所示半导体装置之制造方法之一工序的要部断面图。第三十一图及第三十三图表示第二十六图所示半导体装置之制造方法之一工序的要部断面图。第三十二图表示第二十六图所示半导体装置之制造方法之一工序的平面图。第三十四图表示习用之半导体装置之记忆体晶胞的等价电路图。第三十五图表示习用之半导体装置之构造将隐去的一部分以虚线表示的断面图。 |
