| 主权项 |
1.一种半导体装置,其与一时钟信号同步地接收位 址并与一频闪信号同步地接收资料,该半 导体装置包含有: 闩锁该等位址的位址闩锁电路; 一第一控制电路,其响应于该时钟信号顺序地选择 该等位址闩锁电路之一,并控制该等位址 闩锁电路之被选择者以响应于该时钟信号地闩锁 该等位址中之一对应者;及 一第二控制电路,其响应于该频闪信号顺序地选择 该等位址闩锁电路之一,并控制该等位址 闩锁电路之被选择者以响应于该频闪信号地输出 该等位址中之一对应者。2.依据申请专利范围第1 项之半导体装置,其更包含资料闩锁电路,其各与 该频闪信号同步 地闩锁该等资料中之一对应者,并各与该频闪信号 同步地输出该等资料中之该对应者。3.依据申请 专利范围第2项之半导体装置,其中该等资料闩锁 电路响应于回应送至该半导体 装置的一写入命令产生的一写入致能信号而操作 。4.依据申请专利范围第3项之半导体装置,其中该 写入致能信号控制该第一控制电路和该第 二控制电路以在接收该写入命令后操作达一预定 时间期间。5.依据申请专利范围第1项之半导体装 置,其中该第一控制电路包括组构来除该时钟信号 之 一频率的一第一除频器,并藉使用来自该第一除频 器的经除频时钟信号顺序地选择该等位址 闩锁电路中之一个;而该第二控制电路包括组构来 除该频闪信号之一频率的一第二除频器, 并藉使用来自该第二除频器的经除频频闪信号顺 序地选择该等位址闩锁电路中之一个。6.依据申 请专利范围第1项之半导体装置,其更包含有: 一增量闩锁电路,其与该时钟信号同步地闩锁该等 位址之一;及 一位址产生电路,其把该增量闩锁电路所闩锁之该 等位址之该一个增量1,并将该经增量位 址供应至该等位址闩锁电路; 其中该等位址闩锁电路各被组构成能够选择外部 提供的该等位址之对应者或从该位址产生电 路供应的该经增量位址供其闩锁操作之用。7.依 据申请专利范围第2项之半导体装置,其中该资料 闩锁电路包含有: 一第一资料闩锁电路,其与该频闪信号之一上升边 缘同步地闩锁该等资料中之一对应资料; 及 一第二资料闩锁电路,其与该频闪信号之一下降边 缘同步地闩锁该等资料中之一对应资料。8.一种 半导体装置,其与一时钟信号同步地接收位址并与 一频闪信号同步地接收资料,该半 导体装置包含有: 资料闩锁电路; 一第一控制电路,其响应于该频闪信号顺序地选择 该等资料闩锁电路之一,并控制该等资料 闩锁电路之被选择者以响应于该频闪信号地闩锁 该等资料中之一对应资料;及 一第二控制电路,其响应于该时钟信号顺序地选择 该等资料闩锁电路之一,并控制该等资料 闩锁电路之被选择者以响应于该时钟信号地输出 该等资料中之一对应资料。9.依据申请专利范围 第8项之半导体装置,其更包含一位址闩锁电路,其 与该时钟信号同步 地顺序闩锁该等位址,并与该时钟信号同步地输出 该等位址。10.依据申请专利范围第8项之半导体装 置,其中该资料闩锁电路响应于回应送至该半导体 装 置之一写入命令产生的一写入致能信号而操作。 11.依据申请专利范围第10项之半导体装置,其中该 写入致能信号控制该第一控制电路和该 第二控制电路以在接收该写入命令后操作达一预 定时间期间。12.依据申请专利范围第8项之半导体 装置,其中该第一控制电路包括组构来除该频闪信 号之 一频率的一第一除频器,并藉由使用来自该第一除 频器的该经除频频闪信号顺序选择该等资 料闩锁电路中之一个;而该第二控制电路包括组构 来除该时钟信号之一频率的一第二除频器 ,并藉由使用来自该第二除频器的该经除频时钟信 号顺序选择该等资料闩锁电路之一个。13.依据申 请专利范围第9项之半导体装置,其更包含: 一位址产生电路,其增量被该位址闩锁电路闩锁的 该等位址之一,并将经增量位址供应至该 位址闩锁电路; 其中该位址闩锁电路被组构成能够选择外部提供 的该等位址或从该位址产生电路供应的该经 增量位址供其闩锁操作之用。14.依据申请专利范 围第8项之半导体装置,其中该等资料闩锁电路各 包括: 一第一闩锁器,其与该频闪信号之一上升边缘同步 地闩锁该等资料中之一对应资料;及 一第二闩锁器,其与该频闪信号之一下降边缘同步 地闩锁该等资料中之一对应资料。15.依据申请专 利范围第9项之半导体装置,其中该位址闩锁电路 包括一延迟电路,其将该等 位址之输出定时延迟该时钟信号之一预定数目周 期。16.依据申请专利范围第1项之半导体装置,其 更包含一位址缓冲器,其中该等位址闩锁电路 在一读取操作期间没有一时钟周期延迟地将该等 位址供应至该位址缓冲器。17.依据申请专利范围 第9项之半导体装置,其更包含一位址缓冲器,其中 该位址闩锁电路在 一读取操作期间没有一时钟周期延迟地将该等位 址供应至该位址缓冲器。18.一种记忆体电路,其包 含有: 一位址输入电路,其响应于一时钟信号而闩锁位址 信号,并响应于一定时信号而输出该等位 址信号; 一资料输入电路,其响应于一频闪信号而闩锁资料 信号,并响应于该定时信号而输出该等资 料信号;以及 一内部电路,其将从该资料输入电路供应的该等资 料信号写入被从该位址输入电路供应的该 等位址信号指示的记忆体晶胞中。19.依据申请专 利范围第18项之记忆体电路,其中该定时信号系准 应于该频闪信号。20.依据申请专利范围第18项之 记忆体电路,其中该定时信号系响应于该时钟信号 。21.依据申请专利范围第18项之记忆体电路,其中 该频闪信号具有与该时钟信号之周期相同 的一周期,且该频闪信号之一第一上升边缘的一第 一定时与该时钟信号之一相对上升边缘的 一第二定时不同。22.依据申椅专利范围第21项之 记忆体电路,其中该第一定时系后于该第二定时, 而在其间 之一定时间隙短于该时钟信号之一周期。23.依据 申请专利范围第18项之记忆体电路,其中该资料输 入电路与该频闪信号之上升边缘 和下降边缘同步地闩锁该等资料信号。24.依据申 请专利范围第19项之记忆体电路,其中该位址输入 电路包括: 一第一闩锁电路,其响应于该时钟信号之一第一上 升边缘而闩锁该位址信号,并响应于该定 时信号输出该位址信号;及 与该第一闩锁电路并联连接的一第二闩锁电路,其 响应于该时钟信号之次一上升边缘而闩锁 次一位址信号,并响应于该定时信号输出该次一位 址信号。25.依据申请专利范围第24项之记忆体电 路,其中该位址输入电路在输出该次一位址信号前 输出该位址信号。26.依据申请专利范围第19项之 记忆体电路,其更包含: 一解码电路,其接收来自该位址输入电路的位址信 号,并响应于一第一致动信号将该位址信 号解码;及 一写入放大器,其接收来自该资料输入电路的资料 信号,并在一资料写入模式下响应于一第 二致动信号将该资料信号放大, 其中该等第一和第二致动信号两者在该资料写入 模式下皆响应于该频闪信号。27.依据申请专利范 围第26项之记忆体电路,其中在一资料读取模式中, 该第一致动信号响 应于该时钟信号,而该第二致动信号系在一解除致 动状态。28.依据申请专利范围第20项之记忆体电 路,其中该资料输入电路包括: 一第一资料输入电路,其响应于该频闪信号之一第 一上升边缘和一第一下降边缘顺序地闩锁 该等资料信号,并响应于该定时信号并列地输出该 等资料信号;以及 与该第一资料输入电路并联连接的一第二资料输 入电路,其响应于该频闪信号之次一上升边 缘和次一下降边缘顺序地闩锁其次之资料信号,并 响应于该定时信号并列地输出该等其次之 资料信号。29.依据申请专利范围第20项之记忆体 电路,其中该资料输入电路包括一第一资料输入电 路 ,其响应于该频闪信号之一上升边缘和一下降边缘 顺序地闩锁该等资料信号,并响应于该定 时信号并列地输出该等资料信号。30.依据申请专 利范围第29项之记忆体电路,其中该第一资料输入 电路在输出该等资料信号 后闩锁其次之资料信号。31.依据申请专利范围第 28项之记忆体电路,其中该资料输入电路在输出该 等其次之资料信 号前输出该等资料信号。32.依据申请专利范围第 20项之记忆体电路,其中该位址输入电路包括响应 于该时钟信号操 作的一移位暂存器。33.依据申请专利范围第19项 之记忆体电路,其中该位址输入电路包括响应于该 时钟信号操 作的一移位暂存器。34.一种在记忆体电路中写入 资料的方法,该记忆体电路系如申请专利范围第33 项所述者, 该方法包含调整该频闪信号相对于该时钟信号的 一输入定时使该移位暂存器在该资料输电路 输出该等资料信号时一次储存两位址的一步骤。 35.依据申请专利范围第20项之记忆体电路,其更包 含: 一解码电路,其接收来自该位址输入电路的位址信 号,并响应于一第一致动信号将该位址信 号解码;及 一写入放大器,其接收来自该资料输入电路的资料 信号,并在一资料写入模式下响应于一第 二致动信号将该资料信号放大, 其中该等第一和第二致动信号两者在该资料写入 模式下皆响应于该时钟信号。36.依据申请专利范 围第35项之记忆体电路,其中在一资料读取模式中, 该第一致动信号响 应于该时钟信号,而该第二致动信号系在一解除致 动状态。37.依据申请专利范围第26项之记忆体电 路,其中在该资料写入模式中,该第一致动信号在 该位址输入电路输出该等位址信号后致动该解码 电路,而该第二致动信号在该资料输入电路 输出该等资料信号后致动该写入放大器。38.依据 申请专利范围第35项之记忆体电路,其中在该资料 写入模式中,该第一致动信号在 该位址输入电路输出该等位址信号后致动该解码 电路,而该第二致动信号在该资料输入电路 输出该等资料信号后致动该写入放大器。39.依据 申请专利范围第32项之记忆体电路,其中该移位暂 存器延迟该等位址信号达该时钟 信号之1.5个时钟周期。40.依据申请专利范围第18 项之记忆体电路,其中该位址输入电路输出该等位 址信号的一定 时系与该资料输入电路输出相对于该等位址信号 的该等资料信号之一定时同时发生。41.依据申请 专利范围第32项之记忆体电路,其更包含与该移位 暂存器并联设置的一旁通电 路,其中该等位址信号通过该旁通电路并在一资料 读取模式下绕过该移位暂存器。42.依据申请专利 范围第33项之记忆体电路,其更包含与该移位暂存 器并联设置的一旁通电 路,其中该等位址信号通过该旁通电路并在一资料 读取模式下绕过该移位暂存器。图式简单说明: 第一图系显示与一资料频闪信号同步获得资料的 一半导体装置之操作的一定时图; 第二图系其中一资料频闪信号之一第一上升边缘 被一时钟周期延迟到一写入命令之输入 后的一资料获得操作之一定时图; 第三图系显示根据本发明的一半导体记忆体装置 之一第一实施例的一方块图; 第四图A至第四图I系显示闩锁器之输入/输出定时 的定时图; 第五图系显示除频器之一电路组态的一电路图; 第六图系显示一闩锁输入时钟产生器之一电路组 态的一电路图; 第七图系显示一闩锁输出时钟产生器之一电路结 构的一电路图; 第八图系显示闩锁器和一位址缓冲器之一电路结 构的一电路图; 第九图系显示一增量闩锁器之一电路结构的一电 路图; 第十图系显示一写入脉波/行选择脉波产生器之一 电路结构的一电路图; 第十一图系显示在一命令解码器、一写入命令闩 锁器、一脉波丛长度量测计数器、一模 式暂存器、和一时钟产生器间的相互连接之细节 的一电路图; 第十二图系显示根据本发明的一半导体记忆体装 置之一第二实施例的一方块图; 第十三图系解说在最短tDSS之情况中第十二图的半 导体记忆体装置之操作的一定时图; 第十四图系解说在最长tDSS之情况中第十二图的半 导体记忆体装置之操作的一定时图; 第十五图系显示一闩锁输入时钟产生器之一电路 组态的一电路图; 第十六图系显示一闩锁输入时钟产生器之另一电 路组态的一电路图; 第十七图系显示一闩锁输出时钟产生器之一电路 结构的一电路图; 第十八图系显示一闩锁输出时钟产生器之另一电 路组态的一电路图; 第十九图系显示一资料闩锁器、一移位暂存器、 及一资料闩锁器之一电路结构的一电路 图; 第二十图系显示产生用来控制一个1.5时钟周期延 迟的定时信号的一内部时钟产生器之 一相关部分的一电路图; 第二十一图系显示一位址闩锁器、一移位暂存器 、及一位址缓冲器之一电路结构的一电 路图; 第二十二图系显示一写入脉波/行选择脉波产生器 之一电路结构的一电路图; 第二十三图系用于解说时间期间tDSS具有一相当窄 边限时在一时钟信号、一资料频闪信 号、和资料写入定时间的定时关系之一定时图; 第二十四图系本发明之一第三实施例的一方块图; 及 第二十五图系本发明之一第四实施例的一方块图 。 |
