| 主权项 |
1.一种半导体记忆装置,包括: 第一与第二电压源供应端(VCC、VSS); 复数字元线(WL1.WL2.…),连接至记忆单 元(MC11.…); 一字元线层产生电路(3),产生一高于一电压源电 压(VCC)的一字元线层产生电压(VCC1)于该第 一电压源供应端; 一控制电路(4),连接该字元线层产生电路,侦测 并迥授该字元线层产生电压至一有限値; 复数字元线驱动器(2-1.2-2.…),每一个连接至 每一该等字元线与该字元线层产生电路,每一个该 等字元 线驱动器以该字元线层产生电压驱动一该等字元 线;以及 复数列解码器(1-1.1-2.…),每个连接至一该等 字元线驱动器,在一平常的状态下启动一第一数量 之该等 字元线驱动器,在一烧入的状态下启动一第二数量 之该等 字元线驱动器,其中该第二数量大于该第一数量。 2.如申请专利范围第1项所述之装置,其中每个上 述列解码器包括: 一输出节点(N11.N21.…); 一第一电晶体(Q10.Q20.…),连接于 该电压源供应端与该输出节点之间,该第一电晶体 会被一 解码器启动信号(0)所开启; 复数第二电晶体(Q11.Q12.…),连接 于该第二电压源供应端与该输出节点之间,用以接 收位址 信号(A2A3.A4A5);以及 一第三电晶体(Q14.Q24.…),连接于 该输出节点与与该第二电压源供应端,用以接收一 烧入测 试信号(BT)。3.如申请专利范围第1项所述之装置, 其中每一个 一第一群上述列解码器包括: 一第一输出节点(N11.N21.…); 一第一电晶体(Q10.Q20.…),连接于 该第一电压源供应端与该第一输出节点之间,该第 一电晶 体会被一解码器启动信号(0)所开启; 复数第二电晶体(Q11.Q12.…),连接 于该第二电压源供应端与该第一输出节点之间,用 以接收 位址信号(A2A3.A4A5);以及 一第三电晶体(Q14.Q24.…),连接于 该第二电压源供应端与该输出节点之间,用以接收 一烧入 测试信号(BT); 每个一第二群之上述列解码器包括: 一第一输出节点(N11.N21.…); 一第四电晶体(Q10.Q20.…),连接于 该第一电压源供应端与该第二输出节点之间,该第 一电晶 体会被一解码器启动信号(0)所开启;以及 复数第五电晶体(Q11.Q12.…),连接 于该第二电压源供应端与该第二输出节点之间,用 以接收 位址信号(A2A3.A4A5.…)。4.如申请专利范围第1 项所述之装置,其中还包括 一列前置解码器,连接至该等列解码器之前级,接 收外部 位址信号(A2.A3.…),并逻辑结合该等列位址信号产 生 位址信号(A2A3.A4A5.…),并传送该等列位址信号 至该等列解码器中,一部份该等列位址信号在该烧 入测试 状态下为高位准。5.如申请专利范围第1项所述之 装置,其中每个该 等字元线驱动器包括: 一反向器(I1.I2.…),连接至一该等列解 码器; 一第一电晶体(Q15.Q25.…),有一汲 极连接至该反向器,一闸极连接至该第一电压源供 应端, 与一源极; 一第二电晶体(Q16.Q26.…),有一汲 极连接至该字元线层产生电路,一闸极连接该第一 电晶体 之该源极,与一源极连接至一该等字元线;以及 一第三电晶体(Q17.Q27.…),有一汲 极连接至该第二电晶体之该源极,一闸极连接至该 一该等 列解码器,与一源极连接至该第二电压源供应端。 6.一种半导体记忆装置,包括: 复数记忆单元(MC11.…); 复数字元线(WL1.WL2.…),连接至该等记 忆单元(MC11.…); 一字元线层产生电路(3),产生一高于一电压源电 压(VCC)的一字元线层产生电压(VCC1); 一控制电路(4),连接该字元线层产生电路,侦测 并回授该字元线层产生电压至一有限値; 一列选取装置(1-1.1-2.…、2-1.2-2.…),连 接至该等字元线与该设定线路,在一平常的状态下 以该字 元线层产生电路选取一第一数量之该等字元线,在 一烧入 的状态下以该设定电压选取一第二数量之该等字 元线,其 中该第二数量大于该第一数量。7.如申请专利范 围第6项所述之装置,其中该等列 选择装置还包括: 复数字元线驱动器(2-1.2-2.…),其中每一连接 至该字元线层产生电路与一该等字元线,以该字元 线层产 生电压驱动该一该等字元线;以及 复数列解码器(1-1.1-2.…),每一连接至一该等 字元线驱动器,启动该一该等字元线驱动器; 至少部分该等列解码器,其中包含电晶体(Q14 、Q24.…),接收一烧入测试信号(BT),当该烧入 测试信号启动时,该至少部分该等列解码器会分别 启动该 等字元线驱动器。8.如申请专利范围第6项所述之 装置,其中该列选 取装置包括: 复数字元线驱动器(2-1.2-2.…),其中每一连接 至该字元线层产生电路与一该等字元线,以该字元 线层产 生电压驱动该一该等字元线; 复数列解码器(1-1.1-2.…),每个连接至一该等 字元线驱动器,启动该一该等字元线驱动器;以及 一列前置解码器,连接至该等列解码器之前级,接 收外部位址信号(A2.A3.…),并逻辑结合该等列位址 信 号产生位址信号(A2A3.A4A5.…),并传送该等列位 址信号至该等列解码器中,一部份该等列位址信号 在该烧 入测试状态下为高位准。 第一图A系显示第一习知技术其半导体记忆装置之 电 路图; 第一图B系显示第一图A中所示该装置改良之电路 图 ; 第二图系显示第一图A与第一图B中该字元线层产 生 电路之电路图; 第三图系显示第二习知技术其半导体记忆装置之 电路 图; 第四图系显示第三习知技术其半导体记忆装置之 电路 图; 第五图系显示根据本发明中该半导体记忆装置之 第一 实施例; 第六图所示为第五图中该装置改良之电路图; 第七图所示为根据本发明中该半导体记忆装置之 第二 实施例; 第八图与第九图系显示第七图中该装置之列前置 解码 器之电路图;以及 第十图系显示第五图、第六图、第七图中该控制 电路 之改良的方块图。 |
