| 主权项 |
1.一种动态随机存取记忆体包含:一记忆体阵列,具有一连列之记忆体单元,复数之位元线,及复数之字元线;一位址解码器,该位址解码器接收一用于资料请求之位址及选取该复数字元线之一与复数位元线之一,所选取之字元线具有一第一侧与一第二侧;一线驱动器,用以驱动所选取之字元线于该第一侧;以及一线转变加速器电路,用以在所选取字元线之一第一方向中检测一转变之一初始部分及接着在所选取字元线上之该第二侧之该第一方向中加速该转变之其余部分。2.如申请专利范围第1项之动态随机存取记忆体,其中该线转变加速器电路含有:一进位感知电路,耦合于所选取之字元线,该准位感知电路监看所选取字元线上一电压准位以产生一电压准位信号;以及一开关电路,耦合于所选取之字元线,该开关电路根据该电压准位信号运作以朝向一预定供应电位拉起所选取之字元线。3.如申请专利范围第2项之动态随机存取记忆体,其中根据该电压准位信号,该开关电路运作以朝向所预定之供应电位拉起所选取之字元线或隔离所选取之字元线自预定之供应电位。4.如申请专利范围第2项之动态随机存取记忆体,其中该线转变加速器电路尚含有:一控制电路,操作性地连接于该准位感知电路及该开关电路,该控制电路接收该电压准位信号自该准位感知电路及产生一控制信号用于该开关电路;以及其中根据该控制信号,该开关电路运作以朝向所预定之供应电位拉起所选取之字元线或隔离所选取之字元线自预定之供应电址。5.如申请专利范围第4项之动态随机存取记忆体,其中该控制信号同时接收一致能信号以用于该线转变加速器电路,且该控制信号系根据该电压准位信号与该致能信号二者而产生。6.如申请专利范围第5项之动态随机存取记忆体,其中该致能信号限制该开关电路能朝向所预定之供应电位拉起所选取字元线之时间。7.如申请专利范围第4项之动态随机存取记忆体,其中该准位感知电路含有:一第一场效电晶体,具有一闸极终端耦合于所选取之字元线,一第一通道终端耦合于该控制电路,以及一第二通道终端耦合于另一预定之供应电位。8.如申请专利范围第7项之动态随机存取记忆体,其中该开关电路含有:一第二场效电晶体,具有一闸极终端耦合于该控制电路,一第一通道终端耦合于所预定之供应电位,以及一第二通道终端耦合于所选取之字元线。9.如申请专利范围第8项之动态随机存取记忆体,其中该控制电路含有:第一第三场效电晶体,具有一闸极终端耦合于一第一节点,一第一通道终端耦合于所预定之供应电位,以及一第二通道终端耦合于一第二节点;以及一第四场效电晶体,具有一闸极终端耦合于该第一节点,一第一通道终端耦合于该第二节点,及一第二通道终端耦合于该第一场效电晶体之该第一通道终端,且其中该第二场效电晶体之该闸极终端系耦合于该第二节点。10.一种半导体记忆体装置,包含:一记忆体阵列,具有一阵列之记忆体单元,复数之位元线,及复数之字元线;一字元线驱动器,用于各该等字元线;监看装置,用以确定至少该等字元线之一系开始自一非活化状态转变至一活化状态;以及辅助装置,用以辅助相结合于正开始转变之该等字元线之一的该字元线驱动器,该辅助装置运作以辅助驱动正开始自该非活化状态转变至该活化状态之该等字元线之一之转变。11.如申请专利范围第10项之半导体记忆体装置,其中该半导体记忆体装置系一动态随机存取记忆体积体电路。12.如申请专利范围第10项之半导体记忆体装置,其中该辅助装置只提供辅助于该等字元线之一至该活化状态之转变。13.如申请专利范围第10项之半导体记忆体装置,其中该辅助装置运作以朝向一预定之供应电位拉起该等字元线之一。14.如申请专利范围第10项之半导体记忆体装置,其中该半导体记忆体装置尚含有:使失能装置,用以使该辅助装置失能。15.一种用以在半导体记忆体装置中激活字元线之方法,该半导体记忆体装置具有复数之字元线与耦合于该等字元线之记忆体单元,该方法包含:(a)接收一具有一致能状态与一使失能状态之一之控制信号;(b)监看一字元线;(c)确定是否所监看之字元线正开始自一第一逻辑准位转换至一第二逻辑准位;以及(d)当该控制信号具有该致能状态且该确定(c)确定所监看之字元线已开始自该第一逻辑准位转变至该第二逻辑准位时,拉起所监看之字元线至该第二准位。16.如申请专利范围第15项之方法,其中所监看之字元线以一第一速率自该第一逻辑准位转变至该第二逻辑准位;以及其中以该拉起(d),所监看之字元线以一第二速率自该第一逻辑准位转变至该第二逻辑准位,该第二速率系实质地较快于该第一速率。17.如申请专利范围第15项之方法,其中该确定(c)含有:(c1)确定所监看之字元线之一字元线电压;(c2)比较该字元线电压与一预定之临限电压以产生一比较结果;以及(c3)根据该比较结果确定所监看字元线正开始自该第一逻辑准位转变至该第二逻辑准位。18.如申请专利范围第17项之方法,其中该第一逻辑准位及该第二逻辑准位系电压准位;以及其中所预定之临限値系大于同样地出现在所监看字元线上之一杂讯电压値,且所预定之临限値大于该第逻辑准位而小于该第二逻辑准位。19.如申请专利范围第18项之方法,其中该半导体记忆体装置系一动态随机存取记忆体。20.如申请专利范围第15项之方法,其中该拉起(d)运作以加速所监看字元线自该第一逻辑准位至该第二逻辑准位之转变。图式简单说明:第一图系一用于DRAM积体电路之基本DRAM记忆体单元之示意图;第二图系一习知DRAM积体电路之方块图;第三图系根据本发明一实施例DRAM半导体记忆体电路之一方块图;第四图描绘根据本发明一实施例之记忆体阵列;第五图系根据本发明一实施例之字元线闩锁电路之一方块图;以及第六图系根据本发明一实施例之闩锁电路之一示意图。 |
