| 主权项 |
1.一种具有复数个记忆胞之非挥发性半导体记忆 体,且该些记忆胞已被编程化以及抹除化,该非挥 发性半导体记忆体包括: 一记忆胞阵列,该记忆胞阵列具有排列成为一方阵 型态之该些记忆胞; 一感应放大电路,该感应放大电路用于侦测该记忆 胞之状态; 一输入/输出缓冲器,该输入/输出缓冲器用于接收 该感应放大电路之一输出讯号,并用于产生一输出 讯号以回应该感应放大电路之该输出讯号; 一核对电路,该核对电路用于产生一输出讯号,以 回应该输入/输出缓冲器之该输出讯号;以及 一控制逻辑区块,该控制逻辑区块用于在编程操作 与抹除操作进行后,接收有关于核对操作之复数个 讯号,以及产生复数个讯号以控制该输入/输出缓 冲器与该核对电路。2.如申请专利范围第1项所述 之非挥发性半导体记忆体,其中该输入/输出缓冲 器包括可回应该感应放大电路之该输出讯号之一 闩锁电路。3.如申请专利范围第1项所述之非挥发 性半导体记忆体,其中该核对电路包括可回应该输 入/输出缓冲器之该输出讯号之一闩锁电路。图式 简单说明: 第一图系显示一种多位元储存之快闪记忆胞的结 构图; 第二图系显示于进行编程操作以及抹除操作之后, 开启电压之变化图; 第三图系显示根据本发明之一较佳实施例之快闪 记忆元件的功能性结构简图; 第四图系显示根据第三图中控制逻辑区块110的电 路简图; 第五图系显示根据第三图中输入/输出缓冲器30之 电路图; 第六图系显示根据第三图中核对电路130之电路图; 第七图系显示根据本发明之程式-核对对时间之曲 线图;以及 第八图系显示根据本发明之抹除-核对对时间之曲 线图。 |
