| 主权项 |
1.一选择性地互接两条讯号线路的积体电路,包括:一形成于两条讯号线路附近的交换晶胞,并包括:一具有状态资讯之型态的记忆体晶胞,此状态资讯系经由储存电荷而实施,此电荷与生俱来地会在长时间后漏失,一连接于该两条讯线路之间的开关,其系以提供两条讯线之间的导通路径的方式而备置,一单独地连接于记忆体晶胞与开关之间的专用电路,其中该开关可经由该连接而根据记忆体晶胞之状态加以控制,以及操作地连接至该记忆体晶胞的更新装置,用以读取记忆体晶胞之电荷准位,并在其上重行写入代表其该状态的电荷。2.如申请专利范围第1项所述之电路,其中该专用电路包括用以在该记忆体读取期间维持记忆体控制之开关状态的装置。图式简单说明:第一图显示具体实施本发明各种观点之完整积体电路系统的功能元件;第二图A及第二图B显示两个包括于第一图中之积体电路中之例示交换晶胞之积体电路晶片配置;第三图A显示一包括于第一图中之积体电路之例示逻辑单元之积体电路晶片配置;第三图B为由第三图B之配置所完成之电路方块图;第四图显示包括于第一图中之积体电路内之另一例示逻辑单元之积体电路晶片配置;第五图显示一包括于第一图中之输入/输出单元之积体电路晶片配置;第六图为一习知技术DRAM晶胞之示意图;第七图为第六图中之记忆体晶胞电容器之电压图,其系关于记忆体晶胞泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第八图为本发明之一实施例之示意图,其显示由存取电晶体与一连接至开关的电容性元件,此开关系互接两条线路;第九图为一方块图,其显示FPGA上的模拟电路的一个区段,加上需要使用显示于第八图中之记忆体晶胞型态的连结电路;第十图为一用以解释使用显示于第八图中之记忆体晶胞之限制的时序方块图;第十一图A为本发明之一实施例的示意图,其使用一具有大电容性元件之记忆体晶胞;第十一图B为显示某些包括固有电容C1之预先充电电路的示意图,此电路连接至包括有电容性元件C3的记忆体晶胞;第十二图为第十一图A之电容器电压图,其显示记忆体晶胞泄漏、读取及写入期间,相对于逻辑〝一〞与逻辑〝零〞之电容器电压;第十三图A为本发明一实施例之示意图,其显示一具有电阻性元件的记忆体晶胞,此电阻性元件位于电容器与存取电晶体之间;第十三图B为本发明一实施例之示意图,其显示一具有电阻性元件的记忆体晶胞,此电阻性元件位于栏位与存取电晶体之间;第十四图为第十三图A与第十三图B中之电容器电压图,其系关于泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第十五图为本发明另一实施例之示意图,其显示在一记忆体晶胞中,由一电阻性元件予以分隔的两个电容器;第十六图为第十五图之记忆体晶胞在电容器A的电压图,其系关于泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第十七图为第十五图之记忆体晶胞在电容器B的电压图,其系关于泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第十八图为本发明另一实施例之示意图,其显示由一电泄漏二极体予以分隔的两个电容器;第十九图为第十八图中电容器之记忆体晶胞在电容器A的电压图,其系关于泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第二十图为一显示第十八图中电容器之记忆体晶胞在电容器B的电压图,其系关于泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第二十一图为本发明之另一实施例,其显示一具有由两组以相反方向偏压的二极体予以分隔的电容器A与电容器B;第二十二图为第二十一图之记忆体晶胞在电容器A的电压图,其系关于泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第二十三图为第二十一图之记忆体晶胞在电容器B的电压图,其系关于泄漏、读取及写入期间之逻辑〝一〞与逻辑〝零〞;第二十四图为本发明之一实施例之示意图,显示一具有两个电容器与两个电晶体之记忆体晶胞;第二十五图为一用于第二十四图之记忆体晶胞之金属化层之示意图;第二十六图为显示连接至一缓冲器之本发明之记忆体晶胞之示意图;第二十七图为可观测性行位之一位元之示意图;第二十八图为可控制性行位之一位元之示意图;第二十九图为一逻辑单元之示意图,其包括一正反器与可观测性及可控制性特征。 |
