| 主权项 |
1.一种半导体装置,包括连接于非连接接脚之第一保护电路,及连接于连接接脚之第二保护电路;其中,第一保护电路之特性系不同于第二保护电路之特性,并可在异常电压加入非连接接脚时,保护一与邻近非连接接脚之连接接脚连接之内部电路。2.如申请专利范围第1项所述之半导体装置,其中该第一保护电路压制了第二保护电路之电压上升。3.如申请专利范围第2项所述之半导体装置,其中该第一保护电路压制第二保护电路之电压上升,系起因于此非连接接脚与此连接接脚之间的互感。4.如申请专利范围第2项所述之半导体装置,其中该第一保护电路包括了一个或更多电阻,用以抑制电压上升。5.如申请专利范围第1项所述之半导体装置,其中该第一保护电路包括了第一定位电路。6.如申请专利范围第1项所述之半导体装置,其中该第一保护电路包括了一个第一电阻;该第二保护电路包括了一个第二电阻;且第一电阻之电阻値系大于第二电阻之电阻値。7.如申请专利范围第1项所述之半导体装置,其中该非连接接脚的材质系与连接接脚的材质不同。8.如申请专利范围第7项所述之半导体装置,其中此非连接接脚与此连接接脚之间的互感系降低。9.如申请专利范围第1项所述之半导体装置,其中与非连接接脚相连之导架系较与连接接脚相连之导架要短。10.如申请专利范围第7项所述之半导体装置,其中用于非连接接脚之导架材质之内部损害系与用于连接接脚之导架材质之内部损害不同。11.一种晶片上之导架(LOC)半导体装置,或一种导架上晶片(COL)半导体装置,包括一非连接接脚,与一连接接脚,此连接接脚系邻近此非连接接脚,以及其它互相邻近之连接接脚;其中,连接于此连接接脚之保护电路特性系与连接于其它连接接脚之保护电路特性不同,以致在异常电压加入非连接接脚时,保护连接于此连接接脚之内部电路,而对抗静电崩溃。12.如申请专利范围第11项所述之LOC或COL半导体装置,其中此连接接脚之电容系与非连接接脚之电容不同。13.如申请专利范围第11项所述之半导体装置,其中与连接接脚相连之第二保护电路的定位能力,系大于连接于其它连接接脚相连之第三保护电路的定位能力。14.如申请专利范围第11项所述之半导体装置,其中该第二保护电路与该第三保护电路各别包括了一个第二MOS电晶体与第三MOS电晶体;且该第二MOS电晶体之通道宽度系比第三MOS电晶体之通道宽度宽。15.如申请专利范围第13项所述之半导体装置,其中该第二保护电路与该第三保护电路各别包括了第二横向双极电晶体与第三横向双极电晶体;且该第二横向双极电晶体之通道宽度系比第三横向双极电晶体之通道宽度宽。16.一种LOC或COL半导体装置,包括连接接脚,与邻近此连接接脚之非连接接脚,其中:此非连接接脚之导架,系较此连接接脚之导架短,且此非连接接脚之导架系留在此半导体晶片之外部。17.如申请专利范围第16项所述之LOC半导体装置,其中此非连接接脚之导架长度系在一种长度,因连接接脚与非连接接脚间之互感作用所感应的连接接脚上之静电移动力比连接于该连接接脚之该电路的崩溃电压最小値要小。图式简单说明:第一图为本发明之半导体装置其非连接点接脚配置之平面图;第二图为非连接点接脚不同配置之平面图;第三图为本发明另一实施例之半导体装置其方块图;第四图为本发明另一实施例之半导体装置其方块图;第五图A为本发明其它实施例之半导体装置其电路图;第五图B为如第五图A中所示之定位电路之电路图;第六图本发明另一实施例之半导体装置分段之定位电路其方块。 |
