| 主权项 |
1.一种存取一多路关联式快取记忆体之方法,该快取记忆体被分割成复数个快取记忆体储存区,且该快取记忆体又包含一目录,该方法包含下列各步骤:选择并存取一第一快取记忆体储存区;以及在搜寻该目录的同时,自各替用储存区提取对应的资料;因而减少了快取记忆体存取的存取延迟时间。2.根据申请专利范围第1项之方法,包含下列步骤:以平行方式存取该目录及该等复数个快取记忆体储存区,其中该快取记忆体位址位元系对应于一系统预设値之储存区値。3.根据申请专利范围第1项之方法,包含下列步骤:以平行方式存取该目录及该等复数个快取记忆体储存区,其中该快取记忆体位址位元系对应于依据所使用的上一储存区之储存区値。4.一种存取一快取记忆体之系统,包含:一多路关联式快取记忆体,该快取记忆体被分割成复数个快取记忆体储存区;一目录;回应一快取记忆体位址之控制装置,用以选择并存取一第一快取记忆体储存区,并随即在搜寻该目录以便找出正确快取记忆体储存区的同时,存取各替用快取记忆体储存区;以及该控制装置又系回应对循序存取正确快取记忆体储存区的一成功目录搜寻;因而减少了快取记忆体存取的存取延迟时间。5.根据申请专利范围第4项之系统,其中该快取记忆体位址中之位元系对应于一系统预设値之储存区値。6.根据申请专利范围第4项之系统,其中该快取记忆体位址中之位元系对应于依据所使用的上一储存区之储存区値。图式简单说明:第一图是实施本发明一较佳实施例的一典型微处理器架构之方块图。第二图示出第二图A到第二图C间之关系,而第二图C又为第一图所示微处理器之详细方块图。第三图-第六图是第一图所示系统及L2快取记忆体滙流排介面(101)及(103)之方块图,其中第三图大致示出系统资料滙流排;第四图示出系统滙流排之控制;第五图示出L2快取记忆体资料滙流排;第六图示出本发明较佳实施例的L2快取记忆体控制。第七图是在首先存取正确储存区的情形中本发明的多路外部快取记忆体作业之描述表。第八图是在首先存取错误储存区的情形中本发明的多路外部快取记忆体作业之描述表。第九图是一记忆体位址语法之一实例。第十图是根据本发明一较佳实施例的L2目录SRAM及L2快取记忆体SRAM之逻辑图。 |
