| 摘要 |
<p>Die vorliegende Erfindung betrifft einen Sigma-Delta D/A-Wandler (300) mit N Stufen, wobei die n-te Stufe, mit n = 1, 2, 3... N, folgendes umfasst, einen ersten Addierer (10), welcher ein Nutzsignal x(k) (12) mit einem Fehlersignal errn(k-1) zu einem Eingangssignal en(k) (14) addiert, einen Quantisierer (16), welcher das Eingangssignal en(k) (14) gemäß einer vorbestimmten Quantisierungsfunktion zu einem Ausgangssignal yn(k) (18) quantisiert, sowie einen zweiten Addierer (20), welcher das Eingangssignal en(k) (14) mit dem invertierten Ausgangssignal yn(k) zu xn(k) (21) addiert und einem Verzögerungsglied (22) zuführt, welches das Signal xn(k) (21) um eine Taktperiode verzögert als das Fehlersignal errn(k-1) an den ersten Addierer (10) abgibt. Hierbei Zwischen dem zweiten Addierer (20) und dem Verzögerungsglied (22) ein Betragsminderer (24) vorgesehen ist, welcher das Signal xn(k) (21) unverändert belässt, wenn xn(k)=0 ist und ansonsten den Betrag &verbar;xn(k)&verbar; des Signals xn(k) (21) um wenigstens eine kleinste darstellbare Zahleneinheit erniedrigt, wobei die Quantisierungsfunktion des Quantisierers (16) der n-ten Stufe des Sigma Delta D/A-Wandlers (300) lautet wie in (I) erwähnt.</p> |
